|
其中每个标有z-1的方框都代表了有一个时钟周期延时的寄存器单元。这个图中标出了数据通道和必须由滤波器完成的操作。滤波器的每一级都保存了一个已延时的输入样值，各级的输入连接和输出连接被称为抽头，并且系数集合{hk}称为滤波器的抽头系数。一个M阶的滤波器有M+1个抽头。通过移位寄存器 用每个时钟边沿n（时间下标）处的数据流采样值乘以抽头，并且求和得到输出yFIR[n]。滤波器的加法和乘法必须足够快，在下一个时钟来到之前形成y[n]。并且在每一级中都必须测量它们的大小以适应他们数据通道的宽度。在要求精度的实际应用中，Lattice结构可以减少有限字长的影响，但增加了计算成本。一般的目标是尽可能快地滤波，以达到高采样率。通过组合逻辑的最长信号通路包括M级加法和一级乘法运算。FIR结构指定机器的每一个算术单元有限字长，并且管理运算过程中数据流。
二、FIR数字滤波器设计的实现 目前FIR滤波器的实现方法有三种：利用单片通用数字滤波器集成电路、DSP器件和可编程逻辑器件实现。单片通用数字滤波器使用方便，但由于字长和阶数的规格较少，不能完全满足实际需要。使用DSP器件实现虽然简单，但由于程序顺序执行，执行速度必然不快。FPGA/CPLD有着规整的内部逻辑阵列和丰富的连线资源，特别适合于数字信号处理任务，相对于串行运算为主导的通用DSP芯片来说，其并行性和可扩展性更好。但长期以来，FPGA/CPLD一直被用于系统逻辑或时序控制上，很少有信号处理方面的应用，其原因主要是因为在FPGA/CPLD中缺乏实现乘法运算的有效结构。 现在的FPGA产品已经能够完全胜任这种任务了。其中Altera公司的Stratix系列产品采用1.5V内核，0.13um全铜工艺制造，它除了具有以前Altera FPGA芯片的所有特性外，还有如下特点：芯片内有三种RAM块，即512bit容量的小RAM（M512）、4KB容量的标准RAM（M4K） 、512KB的大容量RAM（MegaRAM）。内嵌硬件乘法器和乘加结构的DSP块，适于实现高速信号处理；采用全新的布线结构，分为三种长度的行列布线，在保证延时可预测的同时增加布线的灵活性；增加片内终端匹配电阻，提高信号完整性，简化PCB布线；同时具有时钟管理和锁相环能力。 FIR滤波器的Verilog HDL设计实例
1、设计意图 本例主要是在Stratix器件内实现基本有限脉冲响应滤波器。 FIR的基本结构包括一系列的乘法和加法。FIR的运算可用式（1）的方程描述，现重写如下：
| 
楼主
标题置顶
标题高亮
