关于锁相环BU2614输出低通滤波的疑问

只看该作者 · 2013-8-17 11:41

用BU2614（集成鉴相与分频，最高输入频率是130M）与MC1648（VCO）做锁相环，学生党，参考书上的方案，BU2614的电路如图：
对于9018复合管组成的低通滤波有几点不懂。
1.为什么需要复合管，单个行不？复合管会增加电流放大倍数，就这个电路来说对于低通放大倍数很大吧。
2.在R10与 R11中间的两个电容0.01与47uF的作用是？电源去耦么？那为何不直接放12V那，这样接有什么好处不？
3.三极管集电极与基极间的两组电容的作用？给高频提供反馈回路，减小放大倍数？整个电路实现低通，为什么不用一路了，就用一个电容。
遇到这种问题有些计算的还是不会，需要画交流等效电路嘛？希望坛子里各位前辈多指点。

PS：实际搭了电路，在40M内还是可以工作，到了40M后就没变化了，但是低通输出为突然跳到9V左右。只用MC1648用电位器调节振荡频率是可以到90M。

只看该作者 · 2013-8-17 21:51

没用过，帮顶一下吧，不要沉了

只看该作者 · 2013-8-17 23:26

谢谢版主帮顶！！。。。。感觉有沉的趋势呀，怎么办

只看该作者 · 2013-8-18 22:06

是滞后超前滤波器，用在锁相环里的环路滤波

只看该作者 · 2013-8-18 22:29

先用电压表看看VCO的控制电压是否合格。

只看该作者 · 2013-8-19 14:42

先用电压表看看VCO的控制电压是否合格。

不合格，方案上是在2.6-9.8V（低通的输出），用直流档实测完全在这个范围之外，0.6到2.1V左右，然后就是11点多。电阻电容的参数选错不至于差这么远吧？

只看该作者 · 2013-8-21 11:12

对于第二点还是有疑惑，只有自己摸索了

只看该作者 · 2013-8-21 21:35

伯牙绝弦发表于 2013-8-17 23:26
谢谢版主帮顶！！。。。。感觉有沉的趋势呀，怎么办

如果沉了，不要伤心，说明你问的问题知道的人不多，或者碰巧会的人都没看到，。。这样的话，一方面**自己攻关探索，自己克服困难的能力是最高贵的，也是锻炼出来的；另一方面可以再发帖询问。

只看该作者 · 2013-8-22 20:29

伯牙绝弦发表于 2013-8-19 14:42
不合格，方案上是在2.6-9.8V（低通的输出），用直流档实测完全在这个范围之外，0.6到2.1V左右，然后就是11 ...

能lock住的pll的vco的控制电压是个稳定的直流电压，
如果不是稳定电压，那就是没lock；
如果是稳定的，那就是你静态参数设计不对。
所以，先调整你的静态参数，再调试你的动态参数。

只看该作者 · 2013-8-30 00:03

好的，谢谢楼上的鼓励与指导。。。。。稳定的直流电压到什么水平？我们目前低通滤波出来后有一百毫伏左右的脉冲，频率跟参考频率一样，这个是滤波的问题还是数字地对地的影响？地的影响幅度应该没这么大

只看该作者 · 2013-8-31 13:27

我把你的电阻电容调整了下位置，你可以尝试一下。

只看该作者 · 2013-9-1 11:03

我把你的电阻电容调整了下位置，你可以尝试一下。

谢谢啦，但是不懂为什么这样调整。一个是反馈回路的电容C14？还有电源端的电阻改成两个10K是为了更好的退藕以及为了能给集电极提供更大的电流？

只看该作者 · 2013-9-1 11:13

伯牙绝弦发表于 2013-9-1 11:03
谢谢啦，但是不懂为什么这样调整。一个是反馈回路的电容C14？还有电源端的电阻改成两个10K是为了更好的 ...

我没使用晶体管做过滤波器，确切地说，我不确定我更改的是不是对的，你可以试一下。
我觉得你可以选择使用运放实现滤波器，那个容易设计。
这个晶体管的，我觉得集电极电阻是影响增益的，而我觉得不需要那么大的增益，还有就是你说的可以提供更大的电流。
其它参数影响零极点，跟运放电路一样，需要的分析方法是一样的，你可以自己上网查点文字资料。
不过你得设计好你的VCO，测量出它的增益，这样就可以开始设计了。

只看该作者 · 2013-9-1 18:06

好的，之前试过运放，但是效果也不好，跟其他学校的交流说这个计算出来的不一定可行，还需要试，电路上没有留调试的接口，试的不多。用的摩托罗拉的片子，现在AD的PLL芯片不错，还有设计低通滤波的软件。。

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我觉得集电极电阻是影响增益的，而我觉得不需要那么大的增益，

在这点上我的理解是：两个管子并联就是为了增加增益的，电子线路书上对低通滤波的公式的推导就是假设运放为理想的，增益无穷大。这个电路射极不接电阻，它的增益近似为电流增益(根据铃木雅成的《晶体管电路设计》一书)，所以增大电流增益就可以增加电压增益，从而接近运放的效果。。。。不知理解是否有误

只看该作者 · 2013-9-1 20:38

伯牙绝弦发表于 2013-9-1 18:06
好的，之前试过运放，但是效果也不好，跟其他学校的交流说这个计算出来的不一定可行，还需要试，电路上没有 ...

ADI，TI的都可以，我以为你选这个方案是因为成本呢。
我也是在学习中（分立元件级别），我以前常用ADI的芯片，那些厂商的芯片都是‘傻瓜’级别的，让它锁定是很容易的事情，几乎不需要懂锁相环，因为他们提供计算工具，挥挥鼠标就行。
难点是如何设计优秀的指标。
好多年前，我阅读过国半（现在被TI收购）工程师写的PLL的书，了解一点原理性的，你想深入了解，可以看看它。

我的理解：两只管子并联是提供更高的电流增益，负载电阻提供电压增益,100k确实比10k电压增益大，但我觉得它产生的噪声更大，当然这只是感觉，并没量化性地分析出来，而且这不是你电路没lock住的重点。

我也没通过仿真软件实现出你的pll，我都没搞清楚你的VCO增益设计成什么样了，你是使用了datasheet上最高频率的参数么？

只看该作者 · 2013-9-2 00:58

大电阻噪声大些，我觉得也主要是有源比例积分中RC的问题。

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如果是稳定的，那就是你静态参数设计不对。

为什么稳定静态参数确不对？

KVCO在10MHz/V左右，线性度不高，这个是估算加试验得出的个大概值，在计算RC的时候要不要很准确？参考频率1.75K左右，不是最高的，用这个参考频率一般适合产生多大的频率？我们做到80+M，当然效果不好。

用分立元件搭，强悍！！能不能共享下那个PLL的资料

只看该作者 · 2013-9-2 12:54

伯牙绝弦发表于 2013-9-2 00:58
大电阻噪声大些，我觉得也主要是有源比例积分中RC的问题。为什么稳定静态参数确不对？

KVCO在10MHz/V左右 ...

我指的静态参数，如VCO的传递函数，检相器的工作范围（输入输出范围）等等，也就是说抛开稳定性问题，这个电路是否在工作范围之内。
那个资料大概是8年前看过一个星期，我不存资料，因为有网络，你可以自己搜索的。
你没试过我改的那些参数是吧？

只看该作者 · 2013-9-3 22:39

还没，在调试另外一个电路，要比赛了

只看该作者 · 2013-9-3 22:56

按照你最近给出的1.75KHz

只看该作者 · 2013-9-4 23:30

太谢谢楼上了，那个C13怎么计算？

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