本帖最后由 草原狼10 于 2013-8-18 11:54 编辑
module ad828drive(
input clk_50M,
input reset,
input[9:0] data_in,
output ad_clk,
output[9:0] data_out );
assign ad_clk = clk_50M;
reg[9:0] data_out_r;
always @(posedge clk_1 or negedge reset)
begin
if(!reset)
begin
data_out_r = 10'b0000000000;
end
else
begin
data_out_r = data_in;
end
end
assign data_out = data_out_r;
endmodule
程序在此，不知道这样写的对不对！ADS828是10位并行的ADC
求大神指导一下！！ |
楼主
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