打印

三段式verilog状态机,写好状态机还真不容易,求指导

[复制链接]
835|0
手机看帖
扫描二维码
随时随地手机跟帖
跳转到指定楼层
楼主
yzh0912|  楼主 | 2013-8-17 23:29 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
以下是三段式状态机的第二段,如果我在case前面加上语句next_state <= 9'dx;则综合后没有问题。如果不加,则会生成几十个latches(加了default的)。那么在写的时候是不是只加next_state <= 9'dx这条语句就可以了,还有必要加default,都加上可行吗?为什么只用default语句没有用了?还是状态太多,必须要next_state <= 9'dx这条语句?


always@(a or b or c or d)
  begin
    next_state <= 9'dx;  //  
    case(current_state)
       IDLE:
        .
        .
        .
       default: next_state <= IDLE ;  //
    endcase
end

相关帖子

发新帖 我要提问
您需要登录后才可以回帖 登录 | 注册

本版积分规则

8

主题

57

帖子

2

粉丝