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三段式verilog状态机，写好状态机还真不容易，求指导

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楼主
yzh0912|  楼主 | 2013-8-17 23:29 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式
verilog, 状态机, state, 三段式状态机, TE
以下是三段式状态机的第二段，如果我在case前面加上语句next_state <= 9'dx;则综合后没有问题。如果不加，则会生成几十个latches（加了default的）。那么在写的时候是不是只加next_state <= 9'dx这条语句就可以了，还有必要加default，都加上可行吗？为什么只用default语句没有用了？还是状态太多，必须要next_state <= 9'dx这条语句？


always@(a or b or c or d)
  begin
    next_state <= 9'dx;  //  
    case(current_state)
       IDLE:
        .
        .
        .
       default: next_state <= IDLE ;  //
    endcase
end

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沙发
mhanchen| | 2013-8-18 09:43 | 只看该作者
纯组合逻辑进程中所有控制信号和赋值表达式的右端信号全部加入到敏感信号列表里。你按照这个规则写不可能出现latch，另外可综合代码里普通的赋值表达式右值尽量不要用x，三态除外。

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板凳
mhanchen| | 2013-8-18 09:43 | 只看该作者
看到第四行已经有个current_state没在敏感信号列表里了

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地板
yzh0912|  楼主 | 2013-8-18 10:29 | 只看该作者
mhanchen 发表于 2013-8-18 09:43
看到第四行已经有个current_state没在敏感信号列表里了

实际是加了的，而且敏感表也完全，不然综合后会有警告的，所以我就特别的迷惑。

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5楼
mhanchen| | 2013-8-18 10:30 | 只看该作者
yzh0912 发表于 2013-8-18 10:29
实际是加了的，而且敏感表也完全，不然综合后会有警告的，所以我就特别的迷惑。 ...

你贴出来的代码可是没有袄。还是仔细检查一下吧，组合逻辑能综合出latch也就那么几个原因，你的代码又不复杂，应该没那么难弄的

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6楼
Backkom80| | 2013-8-19 08:17 | 只看该作者
:)

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7楼
yzh0912|  楼主 | 2013-8-28 18:01 | 只看该作者
Backkom80 发表于 2013-8-19 08:17

今天发现既然不会结贴，我的神啦

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