电路的逻辑出现错误？

只看该作者 · 2013-8-18 14:17

我使用quartus的ip核生成了一个fft的核，顶层文件直接修改的自动生成的fft_tb.v测试分支文件，在使用signaltap监测时发现end_test这个信号有问题，在代码中对它的赋值只有一下这一段：
always @(posedge clk)
   begin
      if (reset_n == 1'b0)
      end_test <= 1'b0;
      else if (end_input == 1'b1)
                     end_test <= 1'b1;
end
复制代码
但是虽然end_input这个信号一直是0，但是只要放开reset键，end_test信号就会自动变高，导致程序无**常运行，不知道这样的问题是由于什么原因啊？应该如何解决？谢谢大家！

只看该作者 · 2013-8-18 17:12

有问题找猴哥。。@GoldSunMonkey 不过猴哥擅长赛灵思的，你的是altera的哎。。。我也不懂。。。

只看该作者 · 2013-8-19 08:14

always @(posedge clk)
   begin
      if (reset_n == 1'b0)
      end_test <= 1'b0;
      else if (end_input == 1'b1)
                     end_test <= 1'b1;
      else end_test <= 1'b0;
end

试试上面的，将else if else，这种条件语句补完整

电路的逻辑出现错误？

相关下载

相关帖子

技术奇才奖章

缘定三生

奔腾之江水

无冕之王奖章

沉静之湖泊

技术导师奖章