大家好！我现在在学习版图，因为我这里只有一套Cadence的工具，所以版图用的还是Virtuoso，没有SE或者Astro这些工具，上周我画了一个8位的加法器，电路看起来很简单，但是版图做起来就要命了，总线耗费了非常大的面积（因为有三组总线A、B、sum），结果弄下来，总线的面积比管子的面积大很多，要命了。<br /><br /> <br /><br />附件图片是我画版图的布局方法，是最简单的方法，大家帮忙看看，有什么办法可以优化，减少这个模块的面积。因为我这里没有SE或者Astro这些工具，所以我也很想知道如果是SE或者Astro这些工具作，他们布一个8位的加法器，布出来大概是什么样子？<br /><br />多谢大家了！<br /><br /><br /><br /> |
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