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高速AD导致辐射超标的问题(再讨论)

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楼主
本帖最后由 iampeter 于 2013-8-20 14:33 编辑

AD9629输出30M时钟倍频辐射超标
我们的产品是一款数字接收机,中频使用的是21.4M,采样率使用的是30M,我们选用了12位的AD962921.4M的中频数字化。下图为AD前端电路,主要是21.4M输入、隔直、匹配和巴伦转差分,最后滤波。这个电路基本上和AD9629数据手册上类似,唯一的不同是为了防止AD地上的干扰直接影响射频部分,将巴伦的前后级分为了模拟地和AD地,模拟地来至射频,AD地为来至电源地。
AD的时钟选择TI公司的时钟芯片CDCE421A,无源晶振30M无源晶振输入,30MLVDS输出,用于产生AD的低抖动时钟。
AD的电源使用1.8V,电源使用LDO转为1.8V后分为模拟电和数字电,两者之间使用电感隔离
AD使用内部参考电压,AD地与数字地单点接地,主电路和配置电路如下图:
外部配置电路可选择FPGA配置也可以选择引脚配置,实际使用中使用引脚配置,DIN0SCLK1CSB1,三者的电平选择决定了AD的工作模式,具体见数据手册。
具体问题:
仪器主控板30M倍频辐射超标,300M左右30M倍频频点空间辐射在-65dbm左右,其他点在-80dbm左右,使用屏蔽壳后300M变为-80dbm,其他点在-90dbm左右。前期做了大量的实验,具体如下:
1.       辐射怀疑对象30M时钟芯片。时钟芯片初期为最大怀疑对象,后就时钟芯片单独供电后测试,不存在上述辐射,怀疑排除。
2.       AD使用信号源输入30M,其他电路不上电,30M倍频辐射出现,基本找到问题。
3.       AD30M为采样的随路时钟,提供给AD采样,因此FPGA内部存在大量30M和它的倍频。于是用信号源,给FPGA时钟输入30M,幅度+13dbmFPGA工作后测试辐射,30M倍频辐射点基本在-100dbm以下,少数频点为信号源产生。
4.       前期ADFPGA相对位置较远,而且没有单点接地,地是通过电源处连接,辐射很大,整机修改后ADFPGA距离很近,而且整机屏蔽,30M倍频辐射减小,不过离要求的-100dbm还有差距。
PCB如下,顶层时钟附近有单点接地:


地层分割:

电源分割:

底层单点接地:

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沙发
skm2008| | 2013-8-20 12:38 | 只看该作者
时钟区域的布线太近,单独给时钟屏蔽试试,可能有效果

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板凳
skm2008| | 2013-8-20 12:38 | 只看该作者
是时钟耦合到其他信号线上了

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地板
iampeter|  楼主 | 2013-8-20 14:30 | 只看该作者
skm2008 发表于 2013-8-20 12:38
时钟区域的布线太近,单独给时钟屏蔽试试,可能有效果

可以考虑两边用地包起来!离其他线远一点!

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5
iampeter|  楼主 | 2013-8-22 08:42 | 只看该作者
不会就这点原因吧!!!

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6
skm2008| | 2013-8-22 11:53 | 只看该作者
时钟的屏蔽和整机的屏蔽同时进行,试一下

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7
skm2008| | 2013-8-22 11:55 | 只看该作者
要么就是改版,时钟区域用地包起来

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8
acute1110| | 2013-8-23 09:03 | 只看该作者
30M的时钟除了做包地线处理外,最好能串电阻并电容并尽可能的让30M的时钟上升沿下降沿变缓,但是要满足Ts和Th的基本时序要求并留余量。

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9
bdkonly| | 2013-8-23 09:58 | 只看该作者
本帖最后由 bdkonly 于 2013-8-23 10:01 编辑

把AD9629的GND脚直接接DGND即可解决问题。
目测你的FPGA接地用的是DGND

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10
bdkonly| | 2013-8-23 10:02 | 只看该作者
本帖最后由 bdkonly 于 2013-8-23 10:04 编辑

楼上几位难道没看出问题的根本所在么?
我敢断定,楼主的30M倍频超标这个现象中,小于100M的频率都基本不超标。大于100M的频段才会超标。

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11
flower_huanghua| | 2013-8-23 12:17 | 只看该作者
时钟线远离敏感线,高速线走内层。

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12
iampeter|  楼主 | 2013-8-23 13:40 | 只看该作者
bdkonly 发表于 2013-8-23 10:02
楼上几位难道没看出问题的根本所在么?
我敢断定,楼主的30M倍频超标这个现象中,小于100M的频率都基本不超 ...

是的,大于100M才会超标,把板子刮开将DGND与AD_GND大量连接后会减小10dbm,不过还离要求差20dbm
就是不知道改版后AD与数字部分共地后可不可以降到要求的-100dbm以下!!!

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13
iampeter|  楼主 | 2013-8-23 13:41 | 只看该作者
bdkonly 发表于 2013-8-23 10:02
楼上几位难道没看出问题的根本所在么?
我敢断定,楼主的30M倍频超标这个现象中,小于100M的频率都基本不超 ...

是的,大于100M才会超标,把板子刮开将DGND与AD_GND大量连接后会减小10dbm,不过还离要求差20dbm
就是不知道改版后AD与数字部分共地后可不可以降到要求的-100dbm以下!!!

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14
bdkonly| | 2013-8-23 15:49 | 只看该作者
本帖最后由 bdkonly 于 2013-8-23 15:53 编辑

整个过程是这样的:FPGA输出数字信号驱动AD工作时,由FPGA的引脚输出的高频成分的电流需要一个低阻抗的回流路径才能保证较低的辐射。而你在数字地与AD的地之间加了一个磁珠,这个磁珠会大大增加100M以上频率的电流的回流阻抗。高频电流从地端回不去怎么办?那就只能通过信号线辐射到空间中,从自由空间回去,这才导致了辐射!而如果你的信号线比较长,那线上的寄生电感会加大,回流阻抗更大,辐射更严重。所以你减小信号线长度时会减少辐射。
一个好的解决办法是:为你的FPGA输出的高频电流创造一个低阻抗的回流路径。所以我才要你去掉磁珠,将FPGA的地和AD的地直连。如果方便的话,你应该在FPGA与AD通信的那几根数据线的正下方将FPGA的地与AD的地连在一起,一是可以大大减小回流阻抗,二是利用磁通对消减小辐射。简而言之,就是要给你的高频电流创造一个尽量短尽量宽的回流路径。电流回流的过程中尽量不要绕过其他器件或者成排的过孔。

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15
bdkonly| | 2013-8-23 15:55 | 只看该作者
iampeter 发表于 2013-8-23 13:41
是的,大于100M才会超标,把板子刮开将DGND与AD_GND大量连接后会减小10dbm,不过还离要求差20dbm
就是不 ...

楼主你所说的大量连接是怎么连的呢?如果只是从物理层面上说“连上了”,那效果并不显著。应该要保证尽量短和尽量宽的连接,这样的效果才好。

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16
xunchangreng| | 2013-8-24 07:59 | 只看该作者
本帖最后由 xunchangreng 于 2013-8-24 14:41 编辑

1.  30M的时钟所接的芯片旋转90度,使30M时钟的布线离开FPGA,避免30M时钟信号对数据线的干扰
2.  磁珠上靠近芯片的3.3V或者1.8V,增加容值101和103并联的电容
3.  30M晶振上跨接1M电阻降低时钟信号的振荡幅度,可以起到一定的EMI衰减
4. 数字地狱电源地的分割,你的图不是很清楚,从你的图上看,模拟地位于电路板的中间,造成了数字地的中间是个环,形成天线效应。在其上的走线跨越了断层,特征阻抗突变,很容易出现辐射加重的现象。模拟地最好位于电路板的边缘,不能造成电路板的GND被割裂。更好的方法:是模拟地走在电路板的顶层,然后在一个点使用通孔连接到数字地上。总体上不建议使用磁珠隔离数字地和模拟地,如果测试静电项目,非常容易出现新的问题
5. 电路板上总体电源的走线,请仔细查看其上的布线和电容电感是可以抑制干扰信号

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iampeter|  楼主 | 2013-8-25 16:43 | 只看该作者
bdkonly 发表于 2013-8-23 15:49
整个过程是这样的:FPGA输出数字信号驱动AD工作时,由FPGA的引脚输出的高频成分的电流需要一个低阻抗的回流 ...

已经打算将FPGA与AD共地了!!!

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18
bdkonly| | 2013-8-25 16:58 | 只看该作者
iampeter 发表于 2013-8-25 16:43
已经打算将FPGA与AD共地了!!!

哦,整改完了之后记得给大伙说说进展哦……

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19
iampeter|  楼主 | 2013-8-25 22:25 | 只看该作者
bdkonly 发表于 2013-8-25 16:58
哦,整改完了之后记得给大伙说说进展哦……

好的,倒是把整改的方案给大家把一下关!!!

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