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[FPGA] FPGA实现等效采样的时钟问题

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 楼主| sGar 发表于 2013-8-20 19:47 | 显示全部楼层 |阅读模式
FPGA实现, 时钟, ge, Trigger, 信号
本帖最后由 sGar 于 2013-8-20 19:50 编辑

  现在想用FPGA做一个示波器，在等效采样上遇到问题，我想用顺序等效采样，就是在trigger信号上升后分别延时10ns，20ns，30ns等等，要想做到这些延时，我思量100Mhz的内部时钟上升沿必须与trigger一致，不然会出现最大10ns偏差。不知该怎么处理，用的是Xilinx的Nexys3板子。
  补充一下：trigger是外部的触发信号
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