请教一个问题，我在做一个CPLD小项目，系统已经连接好了，时钟连接了一个100M的时钟，可是CPLD只能跑47M的频率。
我想在CPLD（Altera的MAX3000A）内部分频，可是发现，数字时序分频也要用到复位信号。。。不知道如何解决。
sysCLK为外部时钟，IN_CLK为内部分频时钟
always @(posedge sysCLK)
begin
if(rst)
begin
IN_CLK<=1'b0; //这里用到了复位信号，也就是rst无效后，才能产生给内部用的IN_CLK信号
end
else 计数分频
end
always @(posedge IN_CLK)
begin
if(rst) //但是这里也用了rst信号，当IN_CLK产生后，rst也就无效了。。。
begin
内部寄存器复位
end
else 内部逻辑
end
怎么解决呢？？？
我想用rst产生内部的复位信号IN_RST（比rst信号滞后一拍或两拍），
但感觉这种方法自己创的，有点复杂，总感觉不可靠。。。
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