发新帖我要提问
返回列表
打印

fpga 中信号延迟

[复制链接]
2405|2
手机看帖
扫描二维码
随时随地手机跟帖
跳转到指定楼层
楼主
normal_liu|  楼主 | 2007-10-25 22:00 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
FPGA, 信号延迟, se, 信号转换, 时钟信号
想要将一个1MHZ的时钟信号转换为短脉冲信号， 我在fpga里面利用奇数个非门作延迟，然后将延迟后的信号和输入信号作或运算输出， 可是在综合的时候，综合工具却将与非门优化掉了，所以输出只有高电平。

请问怎样阻止综合工具不做这样的优化， 我使用的synplify + ISE 做的综合，ISE 将非门优化掉了。

谢谢

使用特权

评论回复 赏

相关下载

相关帖子
沙发
梦中雪落| | 2007-10-30 16:32 | 只看该作者

ｒｅ

ｕｃｆ加NET "*delay*_*_*/T*" KEEP;

使用特权

评论回复 赏
板凳
26032603| | 2010-5-26 13:12 | 只看该作者
华为FPGA设计流程指南

使用特权

评论回复 赏
返回列表
发新帖 我要提问
高级模式
B Color Image Link Quote Code 收费 Smilies
您需要登录后才可以回帖 登录 | 注册

本版积分规则

normal_liu

1

主题

2

帖子

0

粉丝