使用Virtex6的clocking wizard来使用分频，先元件申明，
component clk_wiz_v3_3
port (
RESET : IN STD_LOGIC;
CLK_IN1_P : IN STD_LOGIC;
CLK_IN1_N : IN STD_LOGIC;
CLK_out1 : out STD_LOGIC
);
END COMPONENT;
然后例化元件，
clk_out : clk_wiz_v3_3
PORT MAP (
RESET => RESET,
CLK_IN1_P => CLK_P,
CLK_IN1_N => CLK_N,
CLK_out1 => CLK10K
);
再在ise core generator中产生ip核，什么都没设置，只设置了差分输入、输入频率，输出频率，结果怎么都不对，示波器测试相应引脚没有clk输出。请帮助看看，谢谢！
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楼主
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