时序约束求助

只看该作者 · 2008-3-14 09:55

最近在看关于时序约束的东西，有很多东西不明白，希望大家不吝赐教！

有两个触发器级联，时序约束PERIOD为20ns，加在两级触发器之间。
有两个问题想要请教一下高人
1：PERIOD约束到底是一个什么样的概念？它是对时钟周期进行约束么？如上图，可不可以理解为时钟CLK的周期为20ns？？
2：有些资料上说到，PERIOD约束会将约束路径中的附加延时考虑在内，如果上图中的FF1上升沿触发，FF2下降沿触发，PERIOD约束为20ns，那么可以得到FF1和FF2之间的实际布线延迟约束为20ns-10ns=10ns。这个结论是如何得出的？？
另外还想请大家推荐一些关于时序的资料，自己找了一些来看，感觉讲解的不是特别清楚

此外还想再问一下，综合后ISE提示最高频率为40MHZ，但是我的设计输入时钟为125MHZ，这样的设计是否可以实现？？这两个频率之间有没有什么联系？？之前稀里糊涂的做过一个，综合出来最高频率15MHZ左右，跑105MHZ的系统时钟好像也没什么问题。