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[硬件设计]

各位大神们!求助啊,我用的三星nand型flash的R/B输出有问

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楼主
各位大神们,指导一下吧。
我用FPGA控制一个三星的nand型flash:K9GAG08U0E。
初始状态,我用FPGA给flash的管脚进行配置(FPGA的IO端口是3.3V的)。
CE:0;    WP:1   ALE:0   CLE:0    WE:1     RE:1     这些引脚对于flash来说,都是输入引脚吧。

然后,我用示波器测量flash R/B的状态,发现一直都是低电平。

开始我以为是WP的电平给的不对,我就尝试了一下给低电平,别的不变, flash R/B的状态还是低电平。

因为程序里,我要判读RB的状态,根据时序图来说,低电平时,我就应该等待,可以,发现我怎么初始化配置,RB都是低电平。这个结果不太对吧?我在不进行什么操作的时候,RB应该是高电平吧?


说明:FLASH的各个引脚直接与FPGA相连的。我用的是ALTERA的EP3C5E144C8N
          R/B引脚,对于flash来说,是输出口,所以我给FPGA配的是input,
          CE,WP,ALE,CLE,WE,RE对于flash来说,是输入口,所以我给FPGA配的是output,
          IO对于flash来说,是双向的端口,所以,我给FPGA配置的是bidri.

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沙发
巴布豆尔|  楼主 | 2013-8-28 20:30 | 只看该作者
补张图:



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板凳
巴布豆尔|  楼主 | 2013-8-28 20:31 | 只看该作者
今天下午我又测试了一下,不管管脚怎么配置,这个R/B#都是低电平。无语了,求大侠们帮忙出出招!!!

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地板
风见准人| | 2013-8-29 20:03 | 只看该作者
F2_nwp外接电阻要拉高的。

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5
巴布豆尔|  楼主 | 2013-8-29 20:13 | 只看该作者
本帖最后由 巴布豆尔 于 2013-9-3 14:14 编辑

这个引脚我没有配上拉电阻,但是,给的也是高电平。FPGA的驱动能力,控制这个引脚,应该是没有问题的吧?不过,还是要感谢4楼的大侠。

问题仍未解决啊

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6
aguijie| | 2013-8-30 15:59 | 只看该作者
R/B pin是open drain类型,加一个100K上拉电阻。

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7
巴布豆尔|  楼主 | 2013-9-1 10:07 | 只看该作者
我看他们有的人用的一个系列的这个FLASH,R/B上面是也加了一个上拉,我向他们请教的时候,他们说这个上拉加不加都可以,加这个上拉,是为了增加稳定性。之后我也试了一下我的板子,加了上拉电阻,但是,结果还是不对啊。悲催啊~~~~

有没有哪位大侠能指导指导的?

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8
chenkui456| | 2013-9-2 11:05 | 只看该作者
你确定你的管脚分配没问题????  不应该吧

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9
巴布豆尔|  楼主 | 2013-9-3 14:17 | 只看该作者
至少我没有发现什么问题。我在二楼还附上了我的flash那块的原理图。另外,1楼说明的也很详细啊!

求求我我吧,阿门!!!

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10
ymind| | 2013-9-4 08:11 | 只看该作者
你的FPGA给NAND发read id,read等时序看看。

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11
巴布豆尔|  楼主 | 2013-9-4 20:01 | 只看该作者
目前都还没有到那一步呢。看的时序图,在操作过程中,R/B会输出flash的状态,但是,我测得这个引脚始终为低。所以,也不可能有什么有效的操作啊!

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12
巴布豆尔|  楼主 | 2013-9-5 21:40 | 只看该作者
本帖最后由 巴布豆尔 于 2013-9-5 21:42 编辑


今天,我又看了一下data sheet,关于这个引脚,是这么描述的:







          要是不看最后的 RP value guidance,我还明白点,但是,看完RP value guidance,我就糊涂了。很据他的代数式来看,Rp最大也就是400,但是,等式左边来了个(min),我觉得这有些矛盾啊,是不是这个IL(西格玛),还能有个负值??

         另外,根据中间那个图来说,上拉电阻,给个1K~4K之间都可以,连参数都画出来了。

         我现在糊涂了,这个上拉电阻到底给多少合适啊???谁能告诉我这个上拉电阻应该怎么计算。


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13
aguijie| | 2013-9-5 22:33 | 只看该作者
本帖最后由 aguijie 于 2013-9-5 22:34 编辑

测试:找一块空板,不焊FLASH和FPGA,测R/B对地是否短路。

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14
巴布豆尔|  楼主 | 2013-9-13 17:18 | 只看该作者
对地??
恩,周一测试一下。

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