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求助：spectreverilog的仿真问题

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monkwang|  楼主 | 2008-4-12 11:38 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
spectre, verilog, 仿真, ev, nex
现在做混合仿真，用spectreverilog时，仿真一个模块，单跑DC没问题，但是再跑顺态仿真时出现component name (vnex5 and vnex5 ) not declared的错误，见图，这部分的网表也抓在图中了，请大家帮忙看一下，谢谢！

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