模块调用

只看该作者 · 2013-8-30 14:55

顶层在调用子模块的时候有信号的数据没有传到顶层是什么问题呀？
data_out 从U4输出到U2上，U2没有收到是什么问题啊，高手给看下链接的对不对？谢谢！

只看该作者 · 2013-8-30 14:59

生成原理图之后，鼠标放在data_out上之后出现这样的情况，信号signal上怎么都是NO

只看该作者 · 2013-8-30 15:41

data_out在顶层定义了没有，定义了位宽是几位的？

只看该作者 · 2013-8-30 15:58

Backkom80 发表于 2013-8-30 15:41
data_out在顶层定义了没有，定义了位宽是几位的？

顶层没定义位宽是16位的

只看该作者 · 2013-8-30 16:06

Backkom80 发表于 2013-8-30 15:41
data_out在顶层定义了没有，定义了位宽是几位的？

谢谢搞定了

1万 · 2013-8-31 21:15

xins_n 发表于 2013-8-30 16:06
谢谢搞定了

讲一下解决的方法呗

1万 · 2013-8-31 21:15

为后来人指路啊

只看该作者 · 2013-9-2 08:53

GoldSunMonkey 发表于 2013-8-31 21:15
讲一下解决的方法呗

在顶层模块中定义一下就行加一句wire data_out就OK了

只看该作者 · 2013-9-2 08:55

GoldSunMonkey 发表于 2013-8-31 21:15
为后来人指路啊

猴哥怎么结不了贴啊都是分配不对

只看该作者 · 2013-9-2 09:09

GoldSunMonkey 发表于 2013-8-31 21:15
为后来人指路啊

顺便再问个问题功能仿真是对的烧到片子之后出来的结果不对（时序要求很底，几乎没有）这中间还有什么环节要注意的嘛谢谢

1万 · 2013-9-2 22:13

xins_n 发表于 2013-9-2 09:09
顺便再问个问题功能仿真是对的烧到片子之后出来的结果不对（时序要求很底，几乎没有）这中间还有什 ...

我觉得应该先检查一下输入，如果输入错误了，那么还有什么可谈呢。
既然时序没有问题

1万 · 2013-9-2 22:13

xins_n 发表于 2013-9-2 08:55
猴哥怎么结不了贴啊都是分配不对

得24小时后才能结帖

只看该作者 · 2013-9-3 11:22

Backkom80 发表于 2013-8-30 15:41
data_out在顶层定义了没有，定义了位宽是几位的？

高手，曼彻斯特码还记得嘛能不能给点指点啊

只看该作者 · 2013-9-3 11:34

Backkom80 发表于 2013-8-30 15:41
data_out在顶层定义了没有，定义了位宽是几位的？

// Generate center sample at points 1/4 and 3/4 through the data cell

assign sample = (!clkdiv[3] && !clkdiv[2] && clkdiv[1] && clkdiv[0]) ;
/* || (clkdiv[3] && clkdiv[2] && !clkdiv[1] && !clkdiv[0]) ;//;1100 0011
|| (clkdiv[3] && !clkdiv[2] && !clkdiv[1] && clkdiv[0])
|| (!clkdiv[3] && clkdiv[2] && clkdiv[1] && !clkdiv[0]);*/
//assign sample = (!clkdiv[3] && clkdiv[2] && clkdiv[1] && !clkdiv[0]); //|| (clkdiv[3] && !clkdiv[2] && !clkdiv[1] && clkdiv[0]);

// Decode Manchester into NRZ code
always@(posedge clk16x or negedge FPGA_nRESET_reg1)
begin
if(!FPGA_nRESET_reg1)
begin
nrz <= 1'b0 ;
end
else
begin
if(no_bits_rcvd > 0 && sample == 1'b1)
begin
nrz <= mdi2 ~^ clk1x ;
end
else if(!clk1x_enable)
begin
nrz <= 0 ;
end
end
end
解码部分的代码

模块调用

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