求FPGA输出电平问题

登录 · 发表于 2013-9-3 11:27

本帖最后由 sen19890606 于 2013-9-3 13:55 编辑

本人使用的是购买的核心板，cyclone IV芯片，想弄个引脚输出100MHz给DA芯片当时钟，选择3.3V电平标准，分别测试了8MHz和100MHz（直接将PLL输出接引脚），结果用示波器观察的波形是这样的，左图8MHz，右图100MHz

8MHz的还可以接受，100MHz的那个峰峰值也太小了吧，两个设置都是一样的，就是改了PLL的输出频率，而且我看了cyclone IV的数据手册，PLL外部时钟输出最高可达472.5MHz，我的这个不知什么原因，求指点啊

发表于 2013-9-3 14:30

IO口这么高速电平肯定拉不动啊

登录 · 发表于 2013-9-3 14:39

chenkui456 发表于 2013-9-3 14:30
IO口这么高速电平肯定拉不动啊

也就是说FPGA不能提供100MHz时钟是吗，但datasheet上说外部时钟输出最高472.5MHz是啥意思啊？

发表于 2013-9-3 14:40

sen19890606 发表于 2013-9-3 14:39
也就是说FPGA不能提供100MHz时钟是吗，但datasheet上说外部时钟输出最高472.5MHz是啥意思啊？
...

提供的pll在内部使用是没问题的，但是你用在了外部IO上就有问题

登录 · 发表于 2013-9-3 14:48

chenkui456 发表于 2013-9-3 14:40
提供的pll在内部使用是没问题的，但是你用在了外部IO上就有问题

那括号里的external clock output是指什么啊，因为下面又给出了这个东西

这个应该是内部全局网络，在芯片内部用的吧

发表于 2013-9-3 17:26

不可能出这么烂的波形吧，100M烂可以理解，8M都那样就有问题了。提供两个方法，你试一下：
1.你用SignalTap看一下是否正常
2.你的示波器是不是有打滤波，再查一下

发表于 2013-9-3 18:43

感觉是你哪做错了吧，我还直接用锁相环倍频到200M通过GPIO口输出都比你这个波形好

发表于 2013-9-3 18:47

1014291919 发表于 2013-9-3 18:43
感觉是你哪做错了吧，我还直接用锁相环倍频到200M通过GPIO口输出都比你这个波形好 ...

那在默认条件的基础上有没有做什么特殊设置啊，还有你的波形是通过示波器看的吗？

发表于 2013-9-3 18:49

ihap 发表于 2013-9-3 17:26
不可能出这么烂的波形吧，100M烂可以理解，8M都那样就有问题了。提供两个方法，你试一下：
1.你用SignalTap ...

8M的是直接给ARM提供的时钟，ARM可以正常运行，那是不是说明是示波器搞得不对啊

发表于 2013-9-3 18:51

是用示波器看的，至于是什么原因我就不太清楚了

发表于 2013-9-3 19:01

示波器参数？

发表于 2013-9-3 19:04

1014291919 发表于 2013-9-3 18:51
是用示波器看的，至于是什么原因我就不太清楚了

晕啊，还是多谢了。

发表于 2013-9-3 19:42

1、信号链路上都有啥器件？
2、两端器件电平是啥?
3、示波器玩的熟的话，再多测点有效波形分析

发表于 2013-9-3 20:21

blackground 发表于 2013-9-3 19:42
1、信号链路上都有啥器件？
2、两端器件电平是啥?
3、示波器玩的熟的话，再多测点有效波形分析 ...

啥都没有，直接把引脚接的示波器，LVTTL3.3V标准，示波器输入阻抗1M欧

发表于 2013-9-3 20:36

sen19890606 发表于 2013-9-3 20:21
啥都没有，直接把引脚接的示波器，LVTTL3.3V标准，示波器输入阻抗1M欧

の。再考虑下面思路：
1.假设信号源质量ok，测量手段有问题：例如测试时示波器和板子没共地。还有示波器只有100M带宽，带宽不足？
2.假设测量手段ok，信号源质量有问题：别用pll，直接输出个10M左右的时钟信号到其他I/O上，对比一下。
分析之后，再确认问题在哪里

发表于 2013-9-3 21:20

本帖最后由 sen19890606 于 2013-9-3 21:25 编辑

blackground 发表于 2013-9-3 20:36
の。再考虑下面思路：
1.假设信号源质量ok，测量手段有问题：例如测试时示波器和板子没共地。还有示波器 ...

示波器采样频率2.5G，应该够了
试了一下，搞了个2分频，输出25M，结果和pll输出25M一样，频率越高峰峰值越小，不知道是不是这款就是这样还是那儿没搞对，不过在网上看到有人把输出时钟又接回了fpga，看能不能识别高低电平，我想问下直接把输出引脚和输入引脚连会短路吗？

发表于 2013-9-3 21:34

sen19890606 发表于 2013-9-3 21:20
示波器采样频率2.5G，应该够了
试了一下，搞了个2分频，输出25M，结果和pll输出25M一样，频率越高峰峰值越 ...

输出接输入，没问题。如果是输出信号源的问题，就要实例分析。没搞过，不清楚啦

发表于 2013-9-3 21:45

blackground 发表于 2013-9-3 21:34
输出接输入，没问题。如果是输出信号源的问题，就要实例分析。没搞过，不清楚啦
...

还是多谢了啊

发表于 2013-9-3 22:19

估计是示波器的问题。把示波器型号贴出来看下。
这波形明显是带了较大容性负载后的波形。

发表于 2013-9-4 09:23

本帖最后由 sen19890606 于 2013-9-4 09:26 编辑

anjf163 发表于 2013-9-3 22:19
估计是示波器的问题。把示波器型号贴出来看下。
这波形明显是带了较大容性负载后的波形。 ...

DPO 4050,带宽500MHz，2.5GS/S
对示波器只会基本操作，请问如果是容性负载负载的话应该怎么解决啊
还有如果波形和方波相差太多，是不是说即使峰峰值满足电平要求，这个信号也不能做DA芯片(AD9708)时钟啊

[FPGA] 求FPGA输出电平问题

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