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怎样产生这两路时钟信号？

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wyr23|  楼主 | 2013-9-3 20:34 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式
时钟信号, CMOS, LVDS, MOS, os

图中clk1是单端时钟信号，电平为cmos或lvcmos，频率为5MHz；
lvds_clk为lvds差分时钟，频率为50MHz；要求他们之间的时延T小于1ns，最好是0<=T<=0.5ns;
这两路时钟我该怎么生成呢？如果用fpga 的dcm生成的话，我担心在高低温情况下，clk1和lvds_clk时钟抖动会比较大

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沙发
chunyang| | 2013-9-3 23:21 | 只看该作者
这个只能用高速FPGA了。

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板凳
zhangmangui| | 2013-9-3 23:25 | 只看该作者
我觉得FPGA就可以的  这个都担心高低温情况下有抖动   我觉得模拟电路更有这可能

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地板
xmar| | 2013-9-4 13:49 | 只看该作者
如果仅仅是为了产生这2路时钟用FPGA成本过高。用50MHz晶振加74系列IC分频器就可以了。

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5楼
coody| | 2013-9-4 17:15 | 只看该作者
5分频，有逻辑IC的

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6楼
corset| | 2013-9-4 17:41 | 只看该作者
关键人家还要有延时处理。有点麻烦。

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7楼
wyr23|  楼主 | 2013-9-4 22:34 | 只看该作者
本帖最后由 wyr23 于 2013-9-4 22:36 编辑
xmar 发表于 2013-9-4 13:49
如果仅仅是为了产生这2路时钟用FPGA成本过高。用50MHz晶振加74系列IC分频器就可以了。 ...

我电路板上有一片xilinx xc4vsx55 FPGA。  
“用50MHz晶振加74系列IC分频器就可以了”如何保证1ns的时序关系？

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8楼
dontium| | 2013-9-4 23:42 | 只看该作者
楼主试一下这个办法：


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9楼
dontium| | 2013-9-5 10:35 | 只看该作者
今天突然想起楼主的问题，觉得楼主提的问题并不是问题。

因为，楼主使用的最高时钟50MH z，竟然需要0.5nS以下的精确度！！！0.5nS什么概念？

这不好象产品中使用了民用级的芯片，而突然要求一芯片要达到航天级

又好象，盖了个茅草屋，要求用到钛合金的梁

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评论
xmar 2013-9-6 17:14 回复TA
50MH z，竟然需要0.5nS以下的精确度的确不好办。 
10楼
飞鹰嵌入式| | 2013-9-5 18:25 | 只看该作者
精度是个坎啊

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