发新帖我要提问
返回列表
打印

请教关于FPGA设计输入转化的问题

[复制链接]
1822|3
手机看帖
扫描二维码
随时随地手机跟帖
跳转到指定楼层
楼主
东方不败|  楼主 | 2008-10-21 18:19 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
FPGA设计, 原理图, hd, HDL, verilog
1，对用原理图输入设计的FPGA，能否用工具软件转换为RTL级的HDL代码？（VHDL/verilog）
2，进一步请教，转化是否一定需要FPGA原理图的sch文件，edf文件是否可以？

谢谢各位！

使用特权

评论回复 赏

相关下载

相关帖子
沙发
mr.king| | 2008-10-21 19:00 | 只看该作者

不知道,但知道能画出来的原理图,用VHDL描述很容易

使用特权

评论回复 赏
板凳
东方不败|  楼主 | 2008-10-22 17:23 | 只看该作者

如果是很复杂的组合逻辑的话,用代码写还是有点儿麻烦的。

使用特权

评论回复 赏
地板
xlking| | 2008-10-24 11:52 | 只看该作者

呵呵

呵呵

使用特权

评论回复 赏
返回列表
发新帖 我要提问
高级模式
B Color Image Link Quote Code 收费 Smilies
您需要登录后才可以回帖 登录 | 注册

本版积分规则

东方不败

21

主题

25

帖子

0

粉丝