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请教关于FPGA设计输入转化的问题

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 楼主| 东方不败 发表于 2008-10-21 18:19 | 显示全部楼层 |阅读模式
FPGA设计, 原理图, hd, HDL, verilog
1，对用原理图输入设计的FPGA，能否用工具软件转换为RTL级的HDL代码？（VHDL/verilog）<br />2，进一步请教，转化是否一定需要FPGA原理图的sch文件，edf文件是否可以？<br /><br />谢谢各位！
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mr.king 发表于 2008-10-21 19:00 | 显示全部楼层

不知道,但知道能画出来的原理图,用VHDL描述很容易

  
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 楼主| 东方不败 发表于 2008-10-22 17:23 | 显示全部楼层

如果是很复杂的组合逻辑的话,用代码写还是有点儿麻烦的。

  
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xlking 发表于 2008-10-24 11:52 | 显示全部楼层

呵呵

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