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求大神指点！组合逻辑怎么产生怎么多锁存器？？

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楼主
fangzimo|  楼主 | 2013-9-5 14:43 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式
锁存器, spi, pi, FIFO, Wire
本帖最后由 fangzimo 于 2013-9-5 14:45 编辑


1、这句话编译后就会出现上面图中32个锁存器

wire[31:0]  spi_rx_db;
wire[31:0]  spi_rx_fifo;
wire spi_tx_rdy;
assign spi_rx_fifo = (spi_rx_rdy) ? spi_rx_db :spi_rx_fifo;

问题：请教一下，RTL级视图中看到有这么多锁存器，锁存器的个数就是我数据的宽度，看起来太乱了，我想把这些锁存器都集成在一个大锁存器里面，用组合逻辑怎么实现了

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沙发
huangxz| | 2013-9-5 15:09 | 只看该作者
对于综合器来讲,要做到资源最优，并不是为了好看。

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fangzimo|  楼主 | 2013-9-5 17:00 | 只看该作者
huangxz 发表于 2013-9-5 15:09
对于综合器来讲,要做到资源最优，并不是为了好看。


非常感谢！之前我再问这个问题的时候，觉得每个模块之间有太多的逻辑让整体的一个框图都不好显示，您的指点让我认识到本质

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地板
yghanwuji| | 2013-9-5 21:44 | 只看该作者
这个条件表达式就是电平触发，生成锁存器

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5楼
fangzimo|  楼主 | 2013-9-5 21:47 | 只看该作者
yghanwuji 发表于 2013-9-5 21:44
这个条件表达式就是电平触发，生成锁存器

嗯，是啊！但我想的是能不能让这些锁存器的放在一个大的和数据宽度一样的锁存器，不是像现在有31个锁存器在外面，RTL视图看起来太多了

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6楼
GoldSunMonkey| | 2013-9-5 22:49 | 只看该作者
我觉得本质是代码写的产生了锁存器

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7楼
GoldSunMonkey| | 2013-9-5 22:50 | 只看该作者
好的代码风格很重要，虽然遵照风格很痛苦

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8楼
fangzimo|  楼主 | 2013-9-6 07:54 | 只看该作者
GoldSunMonkey 发表于 2013-9-5 22:50
好的代码风格很重要，虽然遵照风格很痛苦

版主说的对啊，好的代码规范，debug起来很方便

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9楼
GoldSunMonkey| | 2013-9-6 22:32 | 只看该作者
fangzimo 发表于 2013-9-6 07:54
版主说的对啊，好的代码规范，debug起来很方便

你们公司没有相关文档么？

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10楼
GoldSunMonkey| | 2013-9-6 22:32 | 只看该作者
要逐步建立起来啊

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11楼
ChaiTF| | 2013-9-6 23:00 | 只看该作者
给力啊

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12楼
fangzimo|  楼主 | 2013-9-7 11:16 | 只看该作者
GoldSunMonkey 发表于 2013-9-6 22:32
你们公司没有相关文档么？

公司之前没有相关的文档，没有搞FPGA方向的，现在的开始一点点建立

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13楼
GoldSunMonkey| | 2013-9-7 23:20 | 只看该作者
fangzimo 发表于 2013-9-7 11:16
公司之前没有相关的文档，没有搞FPGA方向的，现在的开始一点点建立

慢慢来吧

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14楼
GoldSunMonkey| | 2013-9-7 23:21 | 只看该作者
fangzimo 发表于 2013-9-7 11:16
公司之前没有相关的文档，没有搞FPGA方向的，现在的开始一点点建立

这个需要一个能人的不停推动

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15楼
xjsxjtu| | 2013-9-7 23:27 | 只看该作者
GoldSunMonkey 发表于 2013-9-7 23:21
这个需要一个能人的不停推动

猴哥，弄一个呗

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