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CTS将两个时钟合为一个时钟

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supercpu|  楼主 | 2007-1-12 20:00 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
沙发
boris| | 2007-1-16 20:34 | 只看该作者

只要数据路径没有定义force path,应该就可以吧。

我没自己动手做过P&R,不过我觉得,你想尽量减小从CLK到CLK1和CLK2之间的skew,应该是在CLK1和CLK2之间有数据路径吧。如果STA中没有把这些数据路径定义为force path,软件应该就会自动检查clock skew是否满足要求。

如果是因为CLK1和CLK2之间没有频率倍数的原因,那可以试试把clk2的频率降低到clk的1/8。做完CTS以后再把clk2的频率恢复。

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