读写FPGA FIFO问题？

发表于 2013-9-9 19:30

用quartus自带的FIFO，怎么读写数据，用的异步FIFO，rdclk和wrclk分别接到各自的时钟上，写数据的时候先将数据放到data上，然后将wrreq变高一个时钟周期，这样就可以写一个数进去，读数据的时候将rdreq置高一个时钟周期，这样就q线上就会出现要读的数据，不知道这样理解对不对？

发表于 2013-9-9 19:56

结贴，问题解决！

发表于 2013-9-9 23:34

这个我不清楚，因为设置不同结果不同，仿真看一下吧。如果不能清楚的得出结果

发表于 2013-9-9 23:34

jlgcumt 发表于 2013-9-9 19:56
结贴，问题解决！

我我晚了么？

发表于 2013-9-10 11:28

GoldSunMonkey 发表于 2013-9-9 23:34
我我晚了么？

恩，晚了，哈哈！

发表于 2013-9-10 13:02

分享一下吧，LZ

发表于 2013-9-10 22:28

仿真啊，兄弟，闭上论坛问强多了

发表于 2013-9-11 08:16