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[FPGA] 逻辑控制问题

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 楼主| aikimi7 发表于 2013-9-11 10:10 | 显示全部楼层 |阅读模式
逻辑控制, 时序, 时序逻辑, 比较器, 加法器
现在有一个问题，前级是时序逻辑，输出数据给下一级的组合逻辑（加法器，比较器等），组合逻辑输出给再下一级的时序逻辑。
请问有什么机制或者好方法保证数据在这三个模块间准确传输呢，望指点一二！！
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Backkom80 发表于 2013-9-11 11:20 | 显示全部楼层
第一级的时序逻辑和第三级的时序逻辑是在同一个时钟域内吗？
1，如果是，对这个时钟域做周期约束，然后查看时序报告，可以看到时序是否满足。
2，如果不是，需要做跨时钟相应的处理。
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 楼主| aikimi7 发表于 2013-9-11 18:02 | 显示全部楼层
Backkom80 发表于 2013-9-11 11:20
第一级的时序逻辑和第三级的时序逻辑是在同一个时钟域内吗？
1，如果是，对这个时钟域做周期约束，然后查看 ...

嗯，是一个时钟域的。除了周期约束外，在代码设计环节，比如进出组合逻辑是否需要打拍等，进行改进了?
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