quartus问题

只看该作者 · 2013-9-18 15:45

我先描述一下我的问题：
我建立的模块需要输出data[15..0]，若是直接接到输出引脚inout，则signal tap抓取的信号一直为0000H。若我建立一个fifo，将data[15..0]接到fifo输入端，就可以抓取到数据，而且时序正确。
不知道为什么，求助。

只看该作者 · 2013-9-18 15:53

接到fifo引脚

只看该作者 · 2013-9-18 15:54

接到inout

1万 · 2013-9-18 21:22

是不是inout描写的方式有问题呢？

1万 · 2013-9-18 21:23

这个还是有有些要注意的地方。

只看该作者 · 2013-9-19 22:53

怎么没有回复啊

只看该作者 · 2013-9-19 23:16

按猴哥说的办

只看该作者 · 2013-9-21 19:57

GoldSunMonkey 发表于 2013-9-18 21:22
是不是inout描写的方式有问题呢？

你好，我的代码是这个样子的：
inout[15:0] sdram_data;
reg[15:0] sdr_din;
reg sdr_dlink;
always @ (posedge clk or negedge rst_n)
if(!rst_n) sdr_din <= 16'd0;
else if((work_state == `W_WRITE) | (work_state == `W_WD))
sdr_din<=sys_data_in;
else sdr_din <= 16'd0;
always @ (posedge clk or negedge rst_n)
if(!rst_n) sdr_dlink <= 1'b0;
else if((work_state == `W_WRITE) | (work_state == `W_WD)) sdr_dlink <= 1'b1;
else sdr_dlink <= 1'b0;
assign sdram_data = sdr_dlink ? sdr_din:16'hzzzz;

只看该作者 · 2013-9-21 20:03

FangTT 发表于 2013-9-19 23:16
按猴哥说的办

帮我看一下代码吧，谢谢

只看该作者 · 2013-9-21 20:39

虽然我没用过signaltap，不过它和chipscope是一样的东西，chipscope中是不允许直接去抓取双向端口的信号的，只能是根据不同方向观测相关的reg中的值。你可以关于signaltap的说明，肯定有这方面的说明。

只看该作者 · 2013-9-22 10:11

mhanchen 发表于 2013-9-21 20:39
虽然我没用过signaltap，不过它和chipscope是一样的东西，chipscope中是不允许直接去抓取双向端口的信号的 ...

好像是这样的，甚至reg不赋初值的话，signaltap有时候抓取的值都是错误的

只看该作者 · 2013-9-22 10:35

joychou 发表于 2013-9-22 10:11
好像是这样的，甚至reg不赋初值的话，signaltap有时候抓取的值都是错误的

inout信号该怎么抓取呢

只看该作者 · 2013-9-22 10:35

GoldSunMonkey 发表于 2013-9-18 21:23
这个还是有有些要注意的地方。

inout信号该怎么抓取呢

只看该作者 · 2013-9-22 10:54

天河系的星星发表于 2013-9-22 10:35
inout信号该怎么抓取呢

我又看了一下我以前的程序，好像inout也是能直接抓取的。。。代码里和你的区别在于sdram_data的值我也读取了，有读总线的部分，你的代码只有写总线的部分。

只看该作者 · 2013-9-22 10:59

joychou 发表于 2013-9-22 10:54
我又看了一下我以前的程序，好像inout也是能直接抓取的。。。代码里和你的区别在于sdram_data的值我也读 ...

我也有读总线，没粘贴出来。我是想先调写后调读
reg[15:0] sdr_dout;
always @ (posedge clk or negedge rst_n)
if(!rst_n) sdr_dout <= 16'd0;
else if((work_state == `W_RD) & (cnt_clk > 9'd0) & (cnt_clk < 9'd10))
sdr_dout <= sdram_data;

assign sys_data_out = sdr_dout;

你的代码可以用signal tap抓取吗

只看该作者 · 2013-9-22 11:16

天河系的星星发表于 2013-9-22 10:59
我也有读总线，没粘贴出来。我是想先调写后调读
reg[15:0] sdr_dout;
always @ (posedge clk or negedg ...

我的可以的，也没看出程序和你有什么特别不一样的地方。或者你试试先不要指定总线管脚，排除掉硬件上的问题。

只看该作者 · 2013-9-22 11:26

joychou 发表于 2013-9-22 11:16
我的可以的，也没看出程序和你有什么特别不一样的地方。或者你试试先不要指定总线管脚，排除掉硬件上的问 ...

有试过，一样的结果:(

quartus问题

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