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[FPGA]

如何取通信时钟的最佳周期，来进行通信？

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zhang-sb23|  楼主 | 2013-9-21 12:06 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
时钟, 通信, spi, 器件, 液晶
我实验板有个12864的液晶屏，通信模式是SPI，就CS、A0、SCL、SI四根线。实验板的例子采用了1US的SCL时钟周期。但是我看器件手册这种模式下，SCL最小的周期是50ns，所以我疑惑，为什么实验例子采用1US，因为它实验说明书没有说明原因，所以在这里请教大家，怎样来设计这个通信时钟周期呢？

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沙发
zhang-sb23|  楼主 | 2013-9-21 12:25 | 只看该作者
还有一个问题，前几天我做I2C通信实验，根据它标准模式的速率100Kbit/s，我设置了SCL是10US周期，我在产生一个停止信号后，再过一个时钟周期，才让状态回到IDLE状态。写操作正常，但是读操作，我多次按读按键时，数码管会显示读到了一些别的值，但是再按一次，又读到写进去的值。因为手上没工具，所以我疑惑这些值怎么得来的？后来我修改了SCL的时钟周期为12.5US，后来再进行多次按读键时，取数据又稳定了，没再读到别的值。想问，当写完操作或读完操作，需要延时么？延时多久合适呢？

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板凳
GoldSunMonkey| | 2013-9-21 14:34 | 只看该作者
是FPGA方面的东西么？

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地板
zhang-sb23|  楼主 | 2013-9-21 14:36 | 只看该作者
GoldSunMonkey 发表于 2013-9-21 14:34
是FPGA方面的东西么？

板子就是FPGA的！

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5楼
GoldSunMonkey| | 2013-9-21 14:41 | 只看该作者
那第一个问题有什么问题么？？最小的是50ns, 我用大的1us有什么错么？

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6楼
GoldSunMonkey| | 2013-9-21 14:42 | 只看该作者
zhang-sb23 发表于 2013-9-21 12:25
还有一个问题，前几天我做I2C通信实验，根据它标准模式的速率100Kbit/s，我设置了SCL是10US周期，我在产生 ...

这个可能是状态机，跑飞了。可以下一个chipscope看一下。如果是XILINX的话

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7楼
zhang-sb23|  楼主 | 2013-9-21 18:57 | 只看该作者
GoldSunMonkey 发表于 2013-9-21 14:41
那第一个问题有什么问题么？？最小的是50ns, 我用大的1us有什么错么？

我知道没错，我就是想，用这个1US，有什么好的理由呢？这个是基于经验？还是有什么其他的考虑？

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8楼
zhang-sb23|  楼主 | 2013-9-21 19:03 | 只看该作者
GoldSunMonkey 发表于 2013-9-21 14:42
这个可能是状态机，跑飞了。可以下一个chipscope看一下。如果是XILINX的话

其实我也有猜想是不是状态机的问题，不过我用的是Altera的芯片。手上没有逻辑分析仪，所以没办法看到那些数据从哪里来的。

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9楼
GoldSunMonkey| | 2013-9-21 19:10 | 只看该作者
zhang-sb23 发表于 2013-9-21 18:57
我知道没错，我就是想，用这个1US，有什么好的理由呢？这个是基于经验？还是有什么其他的考虑？ ...

这个就不清楚啦。

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10楼
GoldSunMonkey| | 2013-9-21 19:10 | 只看该作者
zhang-sb23 发表于 2013-9-21 18:57
我知道没错，我就是想，用这个1US，有什么好的理由呢？这个是基于经验？还是有什么其他的考虑？ ...

每种情况不一样啊

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11楼
GoldSunMonkey| | 2013-9-21 19:10 | 只看该作者
zhang-sb23 发表于 2013-9-21 19:03
其实我也有猜想是不是状态机的问题，不过我用的是Altera的芯片。手上没有逻辑分析仪，所以没办法看到那些 ...

他也有，signaltapII

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