求助，用MIG生成ddr2控制器，运行example design 提示出错

只看该作者 · 2013-9-22 21:19

本帖最后由 asdf012 于 2013-12-30 22:31 编辑

头大，整了好长时间都没搞清楚，求帮助。
virtex5芯片，ddr2选择的是256M，MT4HTF3264HY-53E，SODDIM的。按网上的提示，把example design的rtl文件，sim文件加到ISE中，用modelsim，ISIM仿真都提示出错。
主要提示是200us前CKE已经为1了，初始化没有完成。程序在35us处中断。不知道问题出哪儿了。

好吧，这个问题还没解决。。MIG版本为3.5，我在MIG中换一个ddr2芯片，就可以运行，MT8HTF12864AY-667。换其他的型号的example design 有的可以运行，有的没法运行。网上这个问题的解决方法我试了好像不行。为什么换个ddr2就可以，但我的开发板上是上面那个，只能用那个。求问怎么处理。

modelsim主要提示如下：省掉了部分重复的
** Warning: (vsim-3015) ddr2_ram/example_design/sim/sim_tb_top.v(501): [PCDPC] - Port size (3 or 3) does not match connection size (2) for port 'ba'. The port definition is at: ddr2_ram/example_design/sim/ddr2_model.v(135).
#       Region: /sim_tb_top/genblk3/genblk1/genblk1/gen_cs[0]/gen[3]/u_mem0
# .main_pane.objects.interior.cs.body.tree
# sim_tb_top.genblk3.genblk1.genblk1.gen_cs[0].gen[0].u_mem0.cmd_task: at time 8656110.0 ps WARNING: 200 us is required before CKE goes active.
# sim_tb_top.genblk3.genblk1.genblk1.gen_cs[0].gen[0].u_mem0.cmd_task: at time 22488110.0 ps INFO: Precharge All
# sim_tb_top.genblk3.genblk1.genblk1.gen_cs[0].gen[0].u_mem0.cmd_task: at time 24584110.0 ps INFO: Refresh
# sim_tb_top.genblk3.genblk1.genblk1.gen_cs[0].gen[0].u_mem0.cmd_task: at time 28776110.0 ps INFO: Load Mode Z
# sim_tb_top.genblk3.genblk1.genblk1.gen_cs[0].gen[0].u_mem0.cmd_task: at time 35064110.0 ps ERROR: Activate  Failure.  Initialization sequence is not complete.

只看该作者 · 2013-9-22 22:06

可能是仿真库的版本不同。不同版本的ISE要重新编译仿真库文件。

1万 · 2013-9-22 23:07

您是不是没有编译库啊

1万 · 2013-9-22 23:07

可以参照我的**编译库。

只看该作者 · 2013-9-23 12:13

库文件没添加全，35us应该是仿真程序在35us后finish了

1万 · 2013-9-23 23:58

有反馈么？

1万 · 2013-9-23 23:58

muhan9 发表于 2013-9-23 12:13
库文件没添加全，35us应该是仿真程序在35us后finish了

大家的看法一致啊

只看该作者 · 2013-9-25 10:05

本帖最后由 asdf012 于 2013-9-26 17:02 编辑

GoldSunMonkey 发表于 2013-9-22 23:07
您是不是没有编译库啊

多谢版主回复！！
库以前编译过了，仿真过。
根据提示是cke信号在8us的时候已经为高了。控制器的物理层代码，是一个计数来控制初始化的时间，cke和phy_init_done有直接关系。仿真的ddr2 ram 的model中设置，初试化小于200us，$stop，35us这个时候执行了。可能是控制器出问题了。
把example design中的rtl和sim文件加到工程中，xco文件先去掉，对sim_tb_top仿真，这样仿真应该没错吧。我把ISE13.1，modelsim10.0重装了还是有这个问题，我用ISim仿真也不行，提示出错，软件本身应该没问题吧，不知道怎么回事。

只看该作者 · 2013-9-25 10:19

本帖最后由 asdf012 于 2013-9-26 17:00 编辑

funzero 发表于 2013-9-22 22:06
可能是仿真库的版本不同。不同版本的ISE要重新编译仿真库文件。

多谢回复！
以前编译过，用modelsim仿真过，浮点运算之类的IP核可以通过。
不过我重装ISE13.1之后，居然不能编译到modelsim中，直接用Isim仿真浮点加法的IP核也能通过，但生成的ddr2 ram 控制器还是不行，设置300us的仿真时间，还是在几十us处停止了，提示跟一楼贴的一样。

只看该作者 · 2013-9-25 10:26

muhan9 发表于 2013-9-23 12:13
库文件没添加全，35us应该是仿真程序在35us后finish了

多谢回复！
是在35us的时候，初始化不到200us，cke信号就为高了，这个在warning中也有，ddr2 ram的仿真model中的$stop起作用了。
之前用compxlibgui.exe编译过，浮点加法的IP什么的modelsim能仿真。
不过我重装软件后居然不能编译到modelsim中。直接用ISE的ISim应该不需要再编译吧，我仿真过浮点加法的IP能通过，但生成的ddr2控制器还是不行，情况跟之前的一样……

只看该作者 · 2013-9-26 16:59

本帖最后由 asdf012 于 2013-9-26 17:01 编辑

在别的电脑上装了ISE 14.4，modelsim 10.1，仿真库也都编译了。
把example design 中的rtl，sim 文件加到工程中仿真，还是存在这个问题。
到底是怎么回事，是不是不能这样验证？软件本身安装应该没问题啊。

只看该作者 · 2013-10-10 09:38

我也遇到了同样的问题，你的解决了吗？求帮助

只看该作者 · 2013-10-14 11:05

dingning123 发表于 2013-10-10 09:38
我也遇到了同样的问题，你的解决了吗？求帮助

还没呢。先搁着，还有其他的要做，最后再验证。
example design应该是不能加到里面去的，因为里面有error这个信号，比较写入的和读取的数据是否相同，是仿真部分的写的接口，而控制器实际读写时是没有这个接口的。
其他不清楚，总之还是不到200us，CKE就为高了，ddr2无**常初始化。

只看该作者 · 2013-12-30 22:32

自顶一下吧

只看该作者 · 2015-12-18 14:22

大约半年前我就没仿真通过，今天闲着继续弄了一下，在百度上找到了一个帖子，tieba.baidu.com/p/2874836583，不让我发utl连接
他更换了ddr2型号居然通过了，说是接口宽度的问题，仔细看了一下，起始就是modelsim仿真的时候的警告，警告处理掉就可以正常仿真了
Port size (3 or 3) does not match connection size (2) for port 'ba'. The port definition is at: ddr2_ram/example_design/sim/ddr2_model.v(135).
根据这个提示，我在头文件里面更改了位宽，我也不知道ddr2_model.v调用的是哪种型号的ddr2，所以我都改成了2，总之就是把其余的都改成我的ddr2位宽，他调用哪个都无所谓了，结果仿真通过。

求助，用MIG生成ddr2控制器，运行example design 提示出错

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