几个小问题

1万 · 2013-10-7 18:13

给了reg的setup,hold时间，求中间组合逻辑的delay范围。

2万 · 2013-10-7 18:13

Delay < period - setup – hold

1万 · 2013-10-7 18:15

多谢，时钟周期为T,触发器D1的寄存器到输出时间最大为T1max，最小为T1min。组合逻辑电路最大延迟为T2max,最小为T2min。问，触发器D2的建立时间T3和保持时间应满足什么条件。

1万 · 2013-10-7 18:16

T3setup>T+T2max,T3hold>T1min+T2min

1万 · 2013-10-7 18:18

给出某个一般时序电路的图，有Tsetup,Tdelay,Tck->q,还有 clock的delay,写出决定最大时钟的因素，同时给出表达式。

1万 · 2013-10-7 18:19

T+Tclkdealy>Tsetup+Tco+Tdelay;
Thold>Tclkdelay+Tco+Tdelay;

2万 · 2013-10-7 18:20

谁能说说静态、动态时序模拟的优缺点啊

1万 · 2013-10-7 18:21

静态时序分析是采用穷尽分析方法来提取出整个电路存在的所有时序路径，计算信号在这些路径上的传播延时，检查信号的建立和保持时间是否满足时序要求，通过对最大路径延时和最小路径延时的分析，找出违背时序约束的错误。它不需要输入向量就能穷尽所有的路径，且运行速度很快、占用内存较少，不仅可以对芯片设计进行全面的时序功能检查，而且还可利用时序分析的结果来优化设计，因此静态时序分析已经越来越多地被用到数字集成电路设计的验证中。
动态时序模拟就是通常的仿真，因为不可能产生完备的测试向量，覆盖门级网表中的每一条路径。因此在动态时序分析中，无法暴露一些路径上可能存在的时序问题；