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[protel] cyclone IV ddr2问题 问题

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 楼主| jiafei123 发表于 2013-10-13 08:24 | 显示全部楼层 |阅读模式
cyclone, DDR, mb, ps, ST

设计了一块板子，用qsys搭了一个ddr2，时钟速率为166.667，ddr2宽度为16bit
故理论速率上限为83*64Mbps
但是，实际测下来写只有理论10%，读只有理论的2%
但是，读写数据都是正确的，就是速率太慢，被waitrequest 阻塞的比较多，请问问题出在哪
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zhaojingzb 发表于 2013-11-22 10:42 | 显示全部楼层
你没有采用burst的方式读写吗？
还有就是读取地址的影响也比较大。
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chenkui456 发表于 2013-11-29 15:11 | 显示全部楼层
nios下效率很低，建议用verilog测
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