发新帖我要提问
返回列表
打印
[protel]

cyclone IV ddr2问题 问题

[复制链接]
1425|2
手机看帖
扫描二维码
随时随地手机跟帖
跳转到指定楼层
楼主
jiafei123|  楼主 | 2013-10-13 08:24 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
cyclone, DDR, mb, ps, ST

设计了一块板子，用qsys搭了一个ddr2，时钟速率为166.667，ddr2宽度为16bit
故理论速率上限为83*64Mbps
但是，实际测下来写只有理论10%，读只有理论的2%
但是，读写数据都是正确的，就是速率太慢，被waitrequest 阻塞的比较多，请问问题出在哪

使用特权

评论回复 赏

相关下载

相关帖子
沙发
zhaojingzb| | 2013-11-22 10:42 | 只看该作者
你没有采用burst的方式读写吗？
还有就是读取地址的影响也比较大。

使用特权

评论回复 赏
板凳
chenkui456| | 2013-11-29 15:11 | 只看该作者
nios下效率很低，建议用verilog测

使用特权

评论回复 赏
返回列表
发新帖 我要提问
高级模式
B Color Image Link Quote Code 收费 Smilies
您需要登录后才可以回帖 登录 | 注册

本版积分规则

jiafei123

6

主题

17

帖子

0

粉丝