PSOC原来允许超频，频率翻倍

发表于 2013-10-14 13:11

我的芯片CY8C5868AXI-LP035，原来的工程是60MHz的，现在无意超频到120MHz，工作也是正常的。我是这么超频的，利用数字频率输入，实际输入30MHz,文字描述为10MHz,然后经过PLL时，填写40MHz,既倍频了4倍了。哈哈！！！请高手实测和指导，是否正确

发表于 2013-10-14 15:57

用PLL超频到120MHz? 好像只能到67MHz吧，输入30M是可以的。发你Project上来分享一下？

发表于 2013-10-14 21:24

cypress的工艺应该不错的。超频玩玩应该有点空间。做产品就不要超频了。

发表于 2013-10-15 08:29

taoest 发表于 2013-10-14 21:24
cypress的工艺应该不错的。超频玩玩应该有点空间。做产品就不要超频了。

呵呵，主要是他作为从机，接口设计为并口，用DMA传输，速度慢，远远小于CYPRESS其他专用SRAM的芯片。想通过提高时钟，来提高传输速度

发表于 2013-10-15 08:38

jxin 发表于 2013-10-14 15:57
用PLL超频到120MHz? 好像只能到67MHz吧，输入30M是可以的。发你Project上来分享一下？ ...

可以的，上面描述不是清楚了吗？他那个时钟配置，只限制文字描述，比如说你接入30MHz,你在文字输入如实写30MHz,你PLL里面填写90MHz,就会错误。但是，你硬件不变，把文字描述，输入的30Mhz改为20MHz,PLL里填写60MHz。这样实际工作就是90MHz了，你可以用示波器看看波形，不过最好分频后，看波形。器件管脚是有频率限制的

发表于 2013-10-15 15:27

哦，就是说芯片主时钟工作在90MHz，CPU也工作在90MHz，这个挺有趣

发表于 2013-10-16 12:36

jxin 发表于 2013-10-15 15:27
哦，就是说芯片主时钟工作在90MHz，CPU也工作在90MHz，这个挺有趣

这个是可以的。不过也可以分别为MASTER_CLK,BUS_CLK分频的，就像一般的MCU芯片，各部分时钟可以不一样的

发表于 2013-10-18 21:57

超频玩下还可以，真正用起来就不大行了…………

发表于 2013-10-26 23:26

学习一下这个挺有意思的

PSOC原来允许超频，频率翻倍

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