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求助：modelsim中如何对VHDL仿真

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楼主
nm2012|  楼主 | 2013-10-16 23:15 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
modelsim, VHDL, 仿真, verilog, verilo
能用verilog的测试码么，如果能用该如何用呢，谢谢了

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沙发
haitaox| | 2013-10-17 08:52 | 只看该作者
modelsim支持混合仿真

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板凳
ococ| | 2013-10-17 09:50 | 只看该作者
可以的。直接调用就行。

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地板
nm2012|  楼主 | 2013-10-17 12:06 | 只看该作者
ococ 发表于 2013-10-17 09:50
可以的。直接调用就行。

请问在开头写什么呢，
比如对verilog测试时，开头写
`timescale 1ns/1ns
`include "./datacheck.v"
如果对VHDL测试的话该如何写呢

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5楼
nm2012|  楼主 | 2013-10-17 12:06 | 只看该作者
haitaox 发表于 2013-10-17 08:52
modelsim支持混合仿真


请问在开头写什么呢，
比如对verilog测试时，开头写
`timescale 1ns/1ns
`include "./datacheck.v"
如果对VHDL测试的话该如何写呢

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6楼
haitaox| | 2013-10-17 12:36 | 只看该作者
命令行里输入 vsim -t ps，ps就是仿真精度是1ps

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7楼
haitaox| | 2013-10-17 12:36 | 只看该作者
verilog和VHDL是一样的

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8楼
ococ| | 2013-10-17 15:28 | 只看该作者
nm2012 发表于 2013-10-17 12:06
请问在开头写什么呢，
比如对verilog测试时，开头写
`timescale 1ns/1ns

把VHDL模块当做verilog的一个模块就可以了。你用verilog写testbench就可以。在testbench里面按照调用verilog模块的方法来调用VHDL模块就可以。

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