发新帖我要提问
返回列表
打印
[VHDL]

求助：结构体中使用signal和variable最后综合有什么区别呢

[复制链接]
1427|2
手机看帖
扫描二维码
随时随地手机跟帖
跳转到指定楼层
楼主
nm2012|  楼主 | 2013-10-16 23:28 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
SIGNAL, BLE, Variable
谢谢了

使用特权

评论回复 赏

相关下载

相关帖子
沙发
yghanwuji| | 2013-10-16 23:59 | 只看该作者
一个是信号下一个时钟赋值，一个是变量立即赋值

使用特权

评论回复 赏
板凳
EDAbuffalo| | 2013-11-8 21:39 | 只看该作者
赋值看楼上
你也可以理解signal为一根导线或者寄存器，而variable就相当于c语言中的变量，调用的时候才有

使用特权

评论回复 赏
返回列表
发新帖 我要提问
高级模式
B Color Image Link Quote Code 收费 Smilies
您需要登录后才可以回帖 登录 | 注册

本版积分规则

nm2012

48

主题

212

帖子

0

粉丝