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请教:ISE srio example design的使用

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supresha|  楼主 | 2013-10-22 09:45 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
大家好,请教一个问题。

最近正在做 FPGA与DSP的SRIO接口,目前暂时只要求数据从FPGA->DSP。FPGA为xilinx k7 ,dsp为TI 的 C6474. ISE版本14.6,serial rapid io核的版本 1.7.

已完成工作:按照pdf所述,用core generate实例化了一个serial rapid io核,也能看到doc、example design、implement等文件夹。也能成功调用implement.bat生成.bit文件。

看了几个本版的帖子,有说用chipscope下载上述.bit文件进行测试的,有说把example design加入工程的。
目前是按照把example design加入工程的思路来做的。example design下的顶层文件是srio_example_top.v(还有一个srio_example_top.ucf),接口定义为:

  module srio_example_top #
    (parameter SIM_ONLY    =0,
     parameter SIM_TRAIN   =0,
     parameter VALIDATION_FEATURE = 1,
     parameter QUICK_START = 1,
     parameter USE_CHIPSCOPE = 0,
     parameter STATISTION_GATHERING = 1)
    ( input sys_clkp,
      input sys_clkn,
      input sys_rst,
      input srio_rxn0,
      input srio_rxp0,
      output srio_txp0,
      output srio_txn0,
      output [7:] led0
)

问题:是在我的工程的顶层文件中,直接调用module srio_example_top吗?如果是,那么module srio_example_top和我的数据接口在哪?

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沙发
supresha|  楼主 | 2013-10-23 15:07 | 只看该作者
。。。没人回复

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板凳
41402169| | 2013-10-23 21:54 | 只看该作者
这问题太简单了 自己琢磨琢磨吧

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地板
GoldSunMonkey| | 2013-10-24 23:10 | 只看该作者
接口难道顶层没有么?

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5
王的秋天| | 2013-10-25 08:08 | 只看该作者
GoldSunMonkey 发表于 2013-10-24 23:10
接口难道顶层没有么?

又在这里见到你了

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6
GoldSunMonkey| | 2013-10-25 23:15 | 只看该作者
王的秋天 发表于 2013-10-25 08:08
又在这里见到你了

:L你认识我?

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7
supresha|  楼主 | 2013-10-28 22:43 | 只看该作者
GoldSunMonkey 发表于 2013-10-24 23:10
接口难道顶层没有么?

srio_example的接口,sys_clkp,sys_clkn,sys_rst,srio_rxn0,srio_rxp0,srio_txp0,srio_txn0,
在我的FPGA中都有对应的管脚。

我想向dsp发数据,我的理解是先用doorbell通知dsp,然后把我的数据按hello的格式送入srio核。目前怎么用doorbell、怎么把数据送入srio核,还没弄明白。

谢谢指教!

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8
ningfen| | 2015-9-15 09:22 | 只看该作者
supresha 发表于 2013-10-28 22:43
srio_example的接口,sys_clkp,sys_clkn,sys_rst,srio_rxn0,srio_rxp0,srio_txp0,srio_txn0,
在我的FPGA ...

兄弟,通了吗?我在用v5的板子,用的是SRIO V5.6协议,我看到UG503上说可以环回测试验证,然后我就在外部用SMA将TX和RX对接,但是这样,port_initialed拉低状态,难道不可以只使用一个核进行环回测试吗?必须要再加一个核吗?另外example_design的VIO必须给信号,才能实现读写吗,不是直接固化在程序里面吗?
另外,可以再一片FPGA上使用两个SRIO核吗,我的方案是想加一个CPS1848芯片,作为stwich交换,通信。但是在一个工程里例化两个SRIO时,时钟错误一直有,就是约束文件

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9
AcedX| | 2016-3-29 22:50 | 只看该作者
ningfen 发表于 2015-9-15 09:22
兄弟,通了吗?我在用v5的板子,用的是SRIO V5.6协议,我看到UG503上说可以环回测试验证,然后我就在外部 ...

朋友想跟你聊聊啊?能不能沟通一下?

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10
猪的世界| | 2016-3-30 00:57 | 只看该作者
你们是调用IP核?

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11
AcedX| | 2016-4-10 10:00 | 只看该作者

你是怎么操作啊???

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