[verilog] 谢谢

[复制链接]
1853|7
 楼主| brucechen2012 发表于 2013-10-24 15:37 | 显示全部楼层 |阅读模式
本帖最后由 brucechen2012 于 2013-11-14 19:48 编辑

谢谢
GoldSunMonkey 发表于 2013-10-24 23:13 | 显示全部楼层
关键你想干什么啊
Backkom80 发表于 2013-10-25 10:11 | 显示全部楼层
在学,找些书上的例子多看看。
加菲の狼 发表于 2013-10-25 22:00 | 显示全部楼层
initial forever 这些都是不可综合的语句, 楼主写的没有一句是可综合的啊······
还是搞清楚 组合逻辑  时序逻辑  再自己写一个吧
GoldSunMonkey 发表于 2013-10-25 23:04 | 显示全部楼层
brucechen2012 发表于 2013-10-25 09:23
就是想控制nextdout小于140001ns等于0,然后一直循环:大于140001小于10*(X+1)*4时为1,之后持续(10*(X+1 ...

你这不是已经全清楚了么??
不要考虑上面的,自己尝试一下
GoldSunMonkey 发表于 2013-10-25 23:05 | 显示全部楼层
brucechen2012 发表于 2013-10-25 09:23
就是想控制nextdout小于140001ns等于0,然后一直循环:大于140001小于10*(X+1)*4时为1,之后持续(10*(X+1 ...

你肯定能搞定的
GoldSunMonkey 发表于 2013-10-25 23:05 | 显示全部楼层
Backkom80 发表于 2013-10-25 10:11
在学,找些书上的例子多看看。

必须的 啊
阿伦的FPGA 发表于 2013-11-1 16:42 | 显示全部楼层
楼上都回答完了 这段代码只能用于仿真
楼主对verilog可综合与不可综合区别还没有理解 往这方面加强下
您需要登录后才可以回帖 登录 | 注册

本版积分规则

4

主题

12

帖子

0

粉丝
快速回复 在线客服 返回列表 返回顶部