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FPGA中两个模块间怎么传输大数据

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2037|2
 楼主| jlgcumt 发表于 2013-11-3 16:45 | 显示全部楼层 |阅读模式
FPGA, PGA, 大数据, verilog, verilo
我写的FPGA程序一个模块要向另一个模块发送数据，数据量大小随时可变的，用什么方法能实现这个功能？
用的verilog!
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loveajia 发表于 2013-11-4 09:36 | 显示全部楼层
设置一些帧格式不行吗，用1,2个字节指示数据的长度；如果不知道长度的话是不是可以加上两个控制线，分别为sof和eof，从发送端给接收端。。
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Backkom80 发表于 2013-11-5 07:57 | 显示全部楼层
异步，同步都行，设置clk，使能信号，数据线，就可以了
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