发新帖我要提问
返回列表
打印
[FPGA]

同呼唤大神，如何在一个vhdl中同时用上升和下降沿

[复制链接]
1924|10
手机看帖
扫描二维码
随时随地手机跟帖
跳转到指定楼层
楼主
nm2012|  楼主 | 2013-11-3 22:58 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
HDL, VHDL, hd, 时钟
就一路时钟输入

使用特权

评论回复 赏

相关下载

相关帖子
沙发
ococ| | 2013-11-4 08:41 | 只看该作者
最好不要同时用上升沿和下降沿。
可以将时钟2倍频后使用上升沿。

使用特权

评论回复 赏
板凳
shenqibear| | 2013-11-4 16:46 | 只看该作者
同一个进程是不可以的，会报错。你可以在两个进程中做。

使用特权

评论回复 赏
地板
yghanwuji| | 2013-11-4 22:34 | 只看该作者
你可以将输入时钟非门后赋值给另外一个信号作为下降沿时钟

使用特权

评论回复 赏
5楼
Backkom80| | 2013-11-5 07:58 | 只看该作者
同一个进程中不可以同时用上升沿和下降沿，底层无相应的器件与此对应，综合会报错

使用特权

评论回复 赏
6楼
wq2437| | 2013-11-5 19:55 | 只看该作者
2楼正解。

使用特权

评论回复 赏
7楼
chenkui456| | 2013-11-5 20:31 | 只看该作者
pll偏移180°即可

使用特权

评论回复 赏
8楼
wwxmud| | 2013-11-5 21:55 | 只看该作者
2 楼 7 楼都可

使用特权

评论回复 赏
9楼
weshiluwei6| | 2013-11-27 13:43 | 只看该作者
VHDL不可以 報錯 我試過的

使用特权

评论回复 赏
10楼
cuianbin| | 2013-11-27 16:59 | 只看该作者
同意二楼

使用特权

评论回复 赏
11楼
geniusxian| | 2013-12-24 22:08 | 只看该作者
设计两个process，每个process一个变量，就可以了。

使用特权

评论回复 赏
返回列表
发新帖 我要提问
高级模式
B Color Image Link Quote Code 收费 Smilies
您需要登录后才可以回帖 登录 | 注册

本版积分规则

nm2012

48

主题

212

帖子

0

粉丝