ISE调用MIG的DDR2 ip核的问题

发表于 2013-11-6 10:27

我用ISE14.3 ，生成MIG DDR2的IP核，用里面自己生成的USER designd的时候，用他本身的顶层文件调用我自己写的一个底层module的时候一直出现NgdBuild:604 的错误，新人求帮助啊！！ IP核中的源文件可以嵌套自己写的模块吗？

发表于 2013-11-6 10:32

如果是我外部写顶层module调用IP核时，在MAP时总有问题，应该是UCF的约束问题
ERROR:Place:866 - Not enough valid sites to place the following IOBs:
IO Standard: Name = LVCMOS25, VREF = NR, VCCO = 2.50, TERM = NONE, DIR =
BIDIR, DRIVE_STR = 12
   IO
   IO_x
通过修改基本可以确定是
inout                                           mcb3_rzq,
inout                                           mcb3_zio,
这2个引脚引起的，因为当我取消自动校准后会没有ZIO，问题就会少一个
关键是我对着这2个管脚已经做约束了！

发表于 2013-12-12 23:06

我也是在用mig核的时候遇到了难题，产生的mig时钟是单端信号，fpga板上输入系统时钟是200mhz差分时钟，我把它转成了单端后加了bufg,然后经过dcm产生了需要的几个时钟，包括mig2所需的时钟，问题就是dcm 里面有个mmcm_adv时钟管理，mig核li里面也有一个mmcm_adv,l两个级联好像是不行，map和par总是报错，我觉得是不是时钟处理出现的问题，求过来人指点，该怎么解决问题。

发表于 2014-6-4 17:24

我也遇到同样的问题，不知道LZ是怎么解决了呢？！

[FPGA] ISE调用MIG的DDR2 ip核的问题

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