[FPGA] 如何在XST下使用synplif综合得到的网表文件？

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楼主| 21xng 发表于 2013-11-7 17:56 | 显示全部楼层 |阅读模式

本帖最后由 21xng 于 2013-11-8 15:49 编辑

我使用matlab生成的V文件包含有always@*这样的块，敏感列表里包含有寄存器组，在XST综合的时候会报错。synplify pro可以综合。但是不能综合chipscope的核。所以我想用synplify先综合matlab生成的V文件，然后把网表放进XST下再综合。该怎么做？我直接按照借口，将edf加入ISE工程里去了。这样做对吗？在XST再综合的时候总是报一些跟BUF有关的错误。好几天了，求大神帮帮忙

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