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[FPGA] syplify综合

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 楼主| 炸凉 发表于 2013-11-8 20:32 | 显示全部楼层 |阅读模式
Quartus, UART, 时序, ck, AC
用symplify综合后，时序报告会有slack为负值的情况 但是用quartus自带工具就不会有，怎么回事？如何解决谢谢
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mhanchen 发表于 2013-11-10 17:38 | 显示全部楼层
两个报告中的路径对比一下，工具的综合和布局布线算法不同结果就有可能不同，仔细分析一下，不一定都是问题
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