AD7960时序请教

只看该作者 · 2013-11-9 10:09

本帖最后由千山万水js 于 2013-11-9 10:10 编辑

这是AD7960 Echoed Clock Interface Mode模式数据采样转换和发送的时序图。这里有个疑问，为什么第SAMPLEN + 1采样前，就开始发送D+-上的数字信号了？还有就是为什么发送完一次采样数字信号之后，为什么AD的时钟CLK+-要保持一个稳定状态？谢谢！

只看该作者 · 2013-11-9 12:20

1.为什么第SAMPLEN + 1采样前，就开始发送D+-上的数字信号了？
你看这个SAMPLEN 和 SAMPLEN + 1 这个开始的地方，那多是前次转换还没有读完的剩下几个位，数据是延后。

2.还有就是为什么发送完一次采样数字信号之后，为什么AD的时钟CLK+-要保持一个稳定状态？
还在转换过程中，你CLK+ CLK-还在往芯片里发数据，鬼知道你读出来的是什么数据，
这个CLK+保持0应该就是等他转换完成后，然后再发时钟去读，从芯片内部移位寄存器读出来的数据才是稳定的。

只看该作者 · 2013-11-9 14:59

zgq800712 发表于 2013-11-9 12:20
1.为什么第SAMPLEN + 1采样前，就开始发送D+-上的数字信号了？
你看这个SAMPLEN 和 SAMPLEN + 1 这个开始 ...

嗯，谢谢的解释！

只看该作者 · 2013-11-10 01:28

二楼解释得不错。

只看该作者 · 2013-11-12 14:35

研究了一下，解释一下。在我们给AD采样转换CNV信号后，AD开始采样转换，经过Tcnvh时间后，把CNV拉低。经过Tmsb时间后，转换完成，现在给AD发送时钟CLK+-输出转换数据，主机使用DCO时钟接收数据，在18个周期接收完18位信号后时钟拉低。必须在下一次转换之前接收完上次转换的数据，即必须在下一次开始采样的Tclkl时间内接收完成，查看时间要求，则DCO的时钟最少要在112M以上。