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[FPGA]

fpga有一个信号不受控制自动拉低

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楼主
502593045|  楼主 | 2013-11-18 11:03 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
大家好,
      我用的软件是ISE13.1.芯片是spartan3a。
      请教一个非常蹊跷的问题。
      代码如下:
        reg flag;
        always @(posedge clk or negedge rst_n)
        begin
            if(!rst_n)
                flag <= 0;
            else if(full_pulse)
                flag <= 1;
            else if(color == 2'd3)
                flag <= 0;
            else
                ;
        end
        
        full_pulse是一个脉冲,color是一个颜色计数。
        问题是,有的情况下,当full_pulse使flag = 1之后,flag又立刻变成0,而此时rst_n一直是1的,color也没有加到3,就是说让flag变成0的条件并没有满足。
        为什么flag会自动拉低呢?
        非常感谢!

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沙发
502593045|  楼主 | 2013-11-19 13:46 | 只看该作者
自己顶一下

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板凳
zhaojingzb| | 2013-11-25 15:01 | 只看该作者
只有这一段代码吗?按道理应该是计数器的问题。你是如何确认计数器没有到3的?

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地板
gaochy1126| | 2013-11-26 17:04 | 只看该作者
你的color怎么计数的?

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5
gaochy1126| | 2013-11-26 17:05 | 只看该作者
那可能是你的flag一直是0,没有成为1的。

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6
zhaojingzb| | 2013-11-29 12:02 | 只看该作者
怎么样了,怎么每个结论啊

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