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[Verilog HDL]

VHDL程序

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qingyang56|  楼主 | 2013-11-18 18:15 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
VHDL程序, ge, IDE, ce, integer
DivideCLK : PROCESS(clk1)
        VARIABLE Count4 : INTEGER RANGE 0 TO 15;
    BEGIN
     PreCLK <= '0';
    IF Count4 >11 THEN  PreCLK <= '1';  Count4 := 0;
elsIF clk1'EVENT AND clk1='1' THEN     
        Count4 := Count4 + 1;         
        END IF;     
    END PROCESS;
请问这个程序中的PRECLK的值为什么总为0

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沙发
ococ| | 2013-11-26 11:51 | 只看该作者
没有这么写VHDL的。
不知道你想实现什么~

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板凳
gaochy1126| | 2013-11-26 17:02 | 只看该作者
你描述一下你要实现的功能？

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地板
gaochy1126| | 2013-11-26 17:02 | 只看该作者
你的时钟信号都不知道是哪个的

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5楼
damoyeren| | 2013-11-28 15:04 | 只看该作者
何以见得预设时钟不变呢？》

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