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[VHDL]

用conv_integer转换后位宽的问题

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sxtz531|  楼主 | 2013-11-19 20:55 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
     在VHDL中有些疑问:conv_integer()将SIGNED,UNSIGNED,STD_LOGIC,STD_LOGIC_VECTOR等类型强制转换成INTEGER。这样的话转换后的数据就存在位宽上的差异。
     比如:
        SIGNAL  a  STD_LOGIC_VECTOR (1 downto 0);
        经过conv_integer(a)后,返回值便成为一个32位的INTEGER,这样就会同原来的位宽不一致。由于这样的问题,如果这样写代码:
      
       SIGNAL  a  STD_LOGIC_VECTOR (1 downto 0);
       SIGNAL  b  STD_LOGIC_VECTOR (3 downto 0);

       b(conv_integer(a)) <= '1';

       按照上述的分析,应该是有错的,但是在ISE中却不认为有错,请问关于conv_integer()该如何理解。

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沙发
huangxz| | 2013-11-19 21:14 | 只看该作者
这些只是为了逻辑严谨性要求才需要的转换吧,其实对于电路来讲位宽在定义信号的时候已经定好了,不会改变的。

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weshiluwei6| | 2013-12-2 16:48 | 只看该作者
不明白樓主想問什麼 轉換成INTEGER  位寬變了 不是很正常麼 我覺得沒有疑問啊  A應該沒有變成INTEGER

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