FPGA时钟问题，急急急！！加急急急！！

发表于 2013-11-25 14:41

各位大神，我想请教一个问题，是关于FPGA时钟的，现在我们做的项目用到的是Virtex-6的板子，之前是在ISE12.2下编译综合的程序，下到板子里波形时钟各种都很稳定，现在需要搬移到ISE14.2上，程序都是复制粘贴的，和12.2上的没有差别，但是下到板子里很不稳定，最后产生的波形有时好，有时不好。现在发现的问题是ISE14.4下的板子输出的时钟相比于ISE12.2下的时钟波形很差，考虑是时钟模块的问题，ISE12.2的clocking wizard是版本是3.2的，ISE14.4的版本是3.6的，二者的版本不同，各位大神有没有碰到类似的问题，多谢多谢！！！！！

发表于 2013-11-25 14:45

没有遇到过，可以咨询一下xilinx的技术支持

发表于 2013-11-25 14:46

有没有重新生成啊？

发表于 2013-11-25 14:48

zhaojingzb 发表于 2013-11-25 14:46
有没有重新生成啊？

所有的核都是重新生成和例化的，请问这个有影响吗？

发表于 2013-11-25 14:57

zhaojingzb 发表于 2013-11-25 14:45
没有遇到过，可以咨询一下xilinx的技术支持

请问怎么资讯技术支持啊，本人新手，嘿嘿

发表于 2013-11-25 15:14

程序为何要复制粘贴？把12.2的工程直接导入14.2试试看看现象是否一样呢？

发表于 2013-11-25 16:18

那为什么要升级呢？

发表于 2013-12-4 22:15

ISE12.2中有clocking wizard么？直接用PLL不就行了

[FPGA] FPGA时钟问题，急急急！！加急急急！！

相关帖子

浏览过的版块

技术奇才奖章

伴坛终老

涓涓之细流

十世金身

技术导师奖章

欢快之小溪

社区建设奖章

终身成就奖章

坚毅之洋流

技术领袖奖章

技术新星奖章