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FPGA时钟问题,急急急!!加急急急!!

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ssl798|  楼主 | 2013-11-25 14:41 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
各位大神,我想请教一个问题,是关于FPGA时钟的,现在我们做的项目用到的是Virtex-6的板子,之前是在ISE12.2下编译综合的程序,下到板子里波形时钟各种都很稳定,现在需要搬移到ISE14.2上,程序都是复制粘贴的,和12.2上的没有差别,但是下到板子里很不稳定,最后产生的波形有时好,有时不好。现在发现的问题是ISE14.4下的板子输出的时钟相比于ISE12.2下的时钟波形很差,考虑是时钟模块的问题,ISE12.2的clocking wizard是版本是3.2的,ISE14.4的版本是3.6的,二者的版本不同,各位大神有没有碰到类似的问题,多谢多谢!!!!!

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沙发
zhaojingzb| | 2013-11-25 14:45 | 只看该作者
没有遇到过,可以咨询一下xilinx的技术支持

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板凳
zhaojingzb| | 2013-11-25 14:46 | 只看该作者
有没有重新生成啊?

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地板
ssl798|  楼主 | 2013-11-25 14:48 | 只看该作者
zhaojingzb 发表于 2013-11-25 14:46
有没有重新生成啊?

所有的核都是重新生成和例化的,请问这个有影响吗?

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5
ssl798|  楼主 | 2013-11-25 14:57 | 只看该作者
zhaojingzb 发表于 2013-11-25 14:45
没有遇到过,可以咨询一下xilinx的技术支持

请问怎么资讯技术支持啊,本人新手 ,嘿嘿

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6
ococ| | 2013-11-25 15:14 | 只看该作者
程序为何要复制粘贴?把12.2的工程直接导入14.2试试看看现象是否一样呢?

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7
GoldSunMonkey| | 2013-11-25 16:18 | 只看该作者
那为什么要升级呢?

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8
dell_wang| | 2013-12-4 22:15 | 只看该作者
ISE12.2中有clocking wizard么?直接用PLL不就行了

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