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建立和保持 在实际的同步数字系统中，数据必须先于进行采样的时钟脉冲边沿到达。达到这一目标所需的最短时间称为“建立时间”。除了先于时钟脉冲边沿到达外，数据必须在时钟脉冲边沿保持一定时间，这一时间称为“保持时间”。保持时间可 以为负，此时数据在时钟脉冲边沿到达前便已结束；可以为零，此时数据保持到时钟脉冲边沿采样；也可为正，此时数据保持到时钟脉冲边沿采样完毕后一段时间。 根据设计，在 FPGA 架构中，对所有速度等级，保持时间均不为正（或零或负）。这样可简化布局和布线，因数据只 需先于时钟脉冲边沿到达，并可在时钟脉冲边沿采样发生后即刻发生变化。数据超出最小建立时间的值称为时序裕量。时序裕量应总是为正。若报告上出现时序裕量负值，则说明建立时序尚未得到充分满足，数据到达太迟。 时钟路径本身也有延迟或偏移。因此，要分析时序，工具需计算出数据和时钟到达所分析触发器的时间。 约束违例的简便补救办法 重申一下：PERIOD 约束定义的是触发器等同步元件的时钟周期。可使用时序分析器来验证同步元件之间的所有路径是否满足设计的建立和保持时序要求。PERIOD 约束违例将以负的时序裕量显示在在时序报告，并说明到底是建立时间还是保持时间要求出现违例。所以若报告显示发生了建立时间违例时该作何处理？应找出两个所分析的同步元件间一条较快路径，或至少是某种方法来确保数据在合适时间内到达并保持足够长的时间，以便时钟脉冲边沿能够正确采样。若布局布线软件无法找到更快的路径，则可从 FPGA Editor 工具中手动进行布线。 不过这是最后的手段。在弄清楚不用它如何解决问题之前，请尽量不要使用这种方法。只使用 FPGA Editor 查看底层结构“知其所以然”，了解工具对设计的所做的处理，以达到让设计恰当的使用FPGA 资源来实现的目的。首先试试重构电路来满足设计的时序要求。一个比较简单的方法就是在路径上及早布置一个触发器。该技术即为流水线，它会增加信号的延迟，不过也可使信号值得到正确地采样。
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若不选定时间单位（纳秒、皮秒等），则工具将自动默认为纳秒。例如，可这样写约束：
