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现场可编程闸阵列（FPGA）市场在这几年间有剧烈的变化，受到硅晶片制程技术进步的影响，同步提升了FPGA的密度与速度。也因此，以往只能採用ASIC或ASSP的高效能商业应用，目前也可以成功地、有效率地採用FPGA来实现，扩大了应用的空间。为了达到目标效能的要求，FPGA设计工程师必须採用新的时脉需求（透过时钟多工设计方案）与实行设计介面（像是来源同步时钟），这在使用传统FPGA时序分析时将难以进行分析。 本文将描述FPGA设计软体如何快速有效率地执行时序分析（註一），并达到时序闭合的新需求。生产力的需求包括採用业界标准的时序分析法则，本文将说明一些业界标准Synopsys设计约束（Synopsys Design Constraints；SDC）格式的实际应用。此外，将可透过整合具备佈局佈线与过滤器引擎的时序分析引擎来强化生产力。 配合上述需求，Altera开发了Quartus II TimeQuest时序分析仪，这个具备ASIC效能的静态时序分析工具可直接支援SDC格式的时序分析。本文也将简短地描述时序分析仪的主要特色。  直接SDC支援 + 时序引擎整合 = 更有效率的时序分析 静态时序分析是一种分析、除错与确认设计时序效能的法则，它用于连结功能性验证（典型的模拟或原型）以检验正确的设计运作。在合成或佈局佈线（可以包含实体合成）执行之后，工程师便可以执行时序分析，以检查设计编译的结果是否违反了时序的要求。 SDC格式是一种业界标准，可用于描述未来设计运作时所预期的时序约束。有越来越多的商业应用从ASIC转移到FPGA，也有越来越多的ASIC设计工程师使用FPGA架构的设计软件与技术，来开发新的晶片与其衍生产品，这些工程师已经非常熟悉SDC架构的时序分析法则，通常许多想要重新实行到FPGA设计中的模块，都已经有了这些约束条件，因此重新使用相同的时序约束，可以提供更明确的生产力优势。无论是採用手动还是自动方式，从SDC到专为FPGA设计软件所设计的时序分析工具支援的约束格式，均可避免在转换过程中所造成的任何错误，以更进一步地节省时间。 另一个SDC架构时序分析的关键要素是使用工具指令语言（Tool Command Language；Tcl），以及遵守Tcl语法规则来描述约束。因此，SDC架构的时序分析相当适合编写，并可允许设计师可以自动地完成时序相关的工作。这是为何像是Altera HardCopy II元件产品系列这类的结构化ASIC元件的设计法则，会喜欢使用SDC架构时序分析的其中一个原因。此外，设计中包含来源同步介面（像是DDR与DDR2）与时钟多工设计架构等这类复杂的时序约束，均可以轻易地使用SDC格式来进行描述。 结合了这些效益之后，可让Quartus II设计软件的使用者可以增进生产力，并当他们从电路图输入转换为像是Verilog与VHDL这类的硬件描述语言（Hardware Description Languages）时，更可提供显着的生产力优势。SDC格式能够普遍流行的其中一个原因，便是它具备直觉性与易于学习。图1显示了这些约束条件的基本范例。
图1
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