`timescale 1ns/1ns
module RISC_CPU(clk,reset,fetch,alu_ena);
input clk,reset;
output fetch,alu_ena;
wire clk,reset;
wire fetch,alu_ean;
clk_gen clk_gen(clk,reset,fetch,alu_ena);
endmodule
module clk_gen(clk,reset,fetch,alu_ena);
input clk,reset;
output fetch,alu_ena;
wire clk,reset;
wire fetch,alu_ena;
reg[7:0]state;
parameter S1=8'b00000001,
S2=8'b00000010,
我在顶层调用下面的这个子模块的时候 应该怎么写 老是报错。
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楼主
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