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FPGA中的输入可以直接输出么

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JokerLone|  楼主 | 2013-12-1 15:50 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
FPGA, PGA, XILINX, 信号, 时钟
Xilinx V5 FPGA，输入的信号可以不通过时钟采样的形式直接输出么，如果可以的话，这算是一种直连的方式么？

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沙发
zchong| | 2013-12-1 21:34 | 只看该作者
完全可以

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板凳
ococ| | 2013-12-2 08:59 | 只看该作者
当然可以~

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地板
JokerLone|  楼主 | 2013-12-2 10:56 | 只看该作者
zchong 发表于 2013-12-1 21:34
完全可以

那就算是输入输出端直接短接么

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5楼
JokerLone|  楼主 | 2013-12-2 10:57 | 只看该作者
ococ 发表于 2013-12-2 08:59
当然可以~

那就算是输入输出端直接短接么？

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6楼
ococ| | 2013-12-2 13:18 | 只看该作者
JokerLone 发表于 2013-12-2 10:57
那就算是输入输出端直接短接么？

可以理解为输入输出使用连接线直接连接，延时为线路上的延时。

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7楼
JokerLone|  楼主 | 2013-12-2 16:14 | 只看该作者
ococ 发表于 2013-12-2 13:18
可以理解为输入输出使用连接线直接连接，延时为线路上的延时。

:handshake

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8楼
weshiluwei6| | 2013-12-2 16:34 | 只看该作者
同意6樓

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9楼
bu2zhouzhu| | 2013-12-6 14:18 | 只看该作者
比如输入为A，输出为B。我这样写和楼主是不是一个意思
module
(
  output B,
  input  A
);

assign B = A;
endmodule

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