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[verilog] 写法不同综合出的结果有什么差异

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 楼主| xins_n 发表于 2013-12-5 10:52 | 显示全部楼层 |阅读模式
DSP, INA, rc, ni
if(wrclken)
                                        begin
                                                if({BDSP_A19,BDSP_A18,BDSP_A17} == 3'b100)
                                                        begin
                                                                a <= 0;
                                                        end
                                                else                       
                                                        begin
                                                                a <= 1;                                                       
                                                        end
                                        end

和if({BDSP_A19,BDSP_A18,BDSP_A17} == 3'b100)                        a <= (wrclken) ? 0:a;

这两种写法的综合出来的电路是相同的嘛，不同的话那有什么差异呢。
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yuancwei 发表于 2013-12-7 22:42 | 显示全部楼层
当然不一样，两个条件{BDSP_A19,BDSP_A18,BDSP_A17} == 3'b100和wrclken的优先级不一样，电路行为不一样。
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luyaker 发表于 2014-3-6 18:48 | 显示全部楼层
考虑{BDSP_A19,BDSP_A18,BDSP_A17} == 3'b101和wrclken==1的情况？
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