关于xilinx FPGA Virtex6内RapidIO核的问题

只看该作者 · 2013-12-6 21:39

我使用的是ISE14.1，用的是rapidIO的2代核v1.3版本，配置了4X，线速3.125G，参考时钟125MHZ,,使用ISE自带的仿真软件和modelsim10.1a仿真显示没有问题，ibert测试了硬件也没问题，但是（闭环）生成的bit文件下载到FPGA(Virtex6 系列XC6VLX240T)后，用chipscope观察发现初始化信号port_initialized和link_initialized信号总为0，不能拉高（即不能完成初始化），是license的原因吗？我有申请的评估板临时license，和基于服务器的正式license，但是不知道怎样才能算是load成功？请高人指点下。也可加我QQ:429641659私聊！谢谢了！

只看该作者 · 2015-9-17 10:19

我在用v5的板子，用的是SRIO V5.6协议，我看到UG503上说可以环回测试验证，然后我就在外部用SMA将TX和RX对接，但是这样，port_initialed拉低状态，难道不可以只使用一个核进行环回测试吗？必须要再加一个核吗？另外example_design的VIO必须给信号，才能实现读写吗，不是直接固化在程序里面吗？
另外，可以再一片FPGA上使用两个SRIO核吗，我的方案是想加一个CPS1848芯片，作为stwich交换，通信。但是在一个工程里例化两个SRIO时，时钟错误一直有，就是约束文件

只看该作者 · 2015-9-22 09:21

你解决了吗？我也是这个原因，用的是1代，感觉是不是非得两个核对接啊

关于xilinx FPGA Virtex6内RapidIO核的问题

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