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[modelsim]

modelsim 二分频出问题了

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zhubright|  楼主 | 2013-12-9 09:40 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式
modelsim, dc, ADC, AN, ce
process (CYC_32M)                         --divide to 16M
        begin
                if(CYC_32M'event and CYC_32M = '1') then
                        SIG_ADCLK <= not SIG_ADCLK;
                end if;
end process;
波形图在下面  SIG_ADCLK就是adc_clk,

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沙发
zhaojingzb| | 2013-12-9 10:21 | 只看该作者
SIG_ADCLK 没有给初始值

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板凳
zhubright|  楼主 | 2013-12-9 10:23 | 只看该作者
zhaojingzb 发表于 2013-12-9 10:21
SIG_ADCLK 没有给初始值

谢谢，但是我在testbench 里给了  SIGNAL adc_clk   :  std_logic:='0'  ; 还是没有啊,

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地板
zhaojingzb| | 2013-12-9 10:24 | 只看该作者
为什么要在testbench里给啊？

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5楼
zhubright|  楼主 | 2013-12-9 10:31 | 只看该作者
zhaojingzb 发表于 2013-12-9 10:24
为什么要在testbench里给啊？

我在源程序中新写了SIGNAL SIG_ADCLK      
         

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6楼
zhubright|  楼主 | 2013-12-9 10:31 | 只看该作者
我在源程序中新写了SIGNAL SIG_ADCLK                :std_logic:='0'

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7楼
zhubright|  楼主 | 2013-12-9 15:27 | 只看该作者

qqw.jpg (8.13 KB )

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8楼
zhubright|  楼主 | 2013-12-10 10:34 | 只看该作者
今天一看又好了。。。

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