modelsim 二分频出问题了

登录 · 发表于 2013-12-9 09:40

process (CYC_32M) --divide to 16M
begin
if(CYC_32M'event and CYC_32M = '1') then
SIG_ADCLK <= not SIG_ADCLK;
end if;
end process;
波形图在下面 SIG_ADCLK就是adc_clk,

发表于 2013-12-9 10:21

SIG_ADCLK 没有给初始值

发表于 2013-12-9 10:23

zhaojingzb 发表于 2013-12-9 10:21
SIG_ADCLK 没有给初始值

谢谢，但是我在testbench 里给了 SIGNAL adc_clk : std_logic:='0' ; 还是没有啊,

zhubright · 发表于 2013-12-9 10:24

为什么要在testbench里给啊？

登录 · 发表于 2013-12-9 10:31

zhaojingzb 发表于 2013-12-9 10:24
为什么要在testbench里给啊？

我在源程序中新写了SIGNAL SIG_ADCLK

发表于 2013-12-9 10:31

我在源程序中新写了SIGNAL SIG_ADCLK :std_logic:='0'

登录 · 发表于 2013-12-9 15:27

发表于 2013-12-10 10:34

今天一看又好了。。。

[modelsim] modelsim 二分频出问题了

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